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TTL集成邏輯門

發(fā)布時間:2012/2/14 20:56:27 訪問次數(shù):1559

    集成邏輯門電路是把邏輯電路的元件和連線都集成在一塊半導(dǎo)體基片上。如果是以三極管為主要元件,輸入端和輸出端都是三極管結(jié)構(gòu),則稱為三極管一三極管邏輯門電路,簡稱TTL f1電路。 PHILIPS SJA1000    

     TTL與非門
    (1)電路組成
    圖8 -11是典型的TTL與非門電路。其中,Vl和Ri組成輸入級;V2,Rz和R3組成中間級;V3,V4,V5和R4,Rs構(gòu)成輸出級。

                             

    (2)工作原理
    ①當A、B兩端有一個輸入為低電平0.3 V時,Vl的發(fā)射結(jié)導(dǎo)通,其基極電壓等于輸入低電壓加上發(fā)射結(jié)正向壓降,即
    UBl= (0. 3+0. 7)V=1 V
所以V。,V。都截止,由于V。截止,V。。通過R。向V。提供基極電流而使V。,V4導(dǎo)通,所以輸出電壓為
    UY= Vcc-IB3R2 -UBE3 -UBE4
    由于IB3很小,可以忽略不計,所以UY=(5-0.7-0.7)V=3.6 V,輸出電壓為3.6 V,即輸出y為高電平,實現(xiàn)了“輸入有低,輸出為高”的邏輯關(guān)系。
    ②當A、B兩端均輸入高電平3.6 V時,V。、V。飽和導(dǎo)通,輸出為低電平,即
    U!諹CES≈0.3 V
    Vl處于發(fā)射結(jié)和集電結(jié)倒置使用的放大狀態(tài)。
    UC2一UCES2+UB5=(0.3+0.7) V=1.O V
    由于UB4一UC2 -1.0 V,作用于V。和V。的發(fā)射結(jié)的串聯(lián)支路的電壓為
    UC2-U。=(1.O- 0.3)V=0.7 V
    所以,V。和V。均截止。此時,電路實現(xiàn)了“輸入全高,輸出為低”的邏輯關(guān)系。

    集成邏輯門電路是把邏輯電路的元件和連線都集成在一塊半導(dǎo)體基片上。如果是以三極管為主要元件,輸入端和輸出端都是三極管結(jié)構(gòu),則稱為三極管一三極管邏輯門電路,簡稱TTL f1電路。 PHILIPS SJA1000    

     TTL與非門
    (1)電路組成
    圖8 -11是典型的TTL與非門電路。其中,Vl和Ri組成輸入級;V2,Rz和R3組成中間級;V3,V4,V5和R4,Rs構(gòu)成輸出級。

                             

    (2)工作原理
    ①當A、B兩端有一個輸入為低電平0.3 V時,Vl的發(fā)射結(jié)導(dǎo)通,其基極電壓等于輸入低電壓加上發(fā)射結(jié)正向壓降,即
    UBl= (0. 3+0. 7)V=1 V
所以V。,V。都截止,由于V。截止,V。。通過R。向V。提供基極電流而使V。,V4導(dǎo)通,所以輸出電壓為
    UY= Vcc-IB3R2 -UBE3 -UBE4
    由于IB3很小,可以忽略不計,所以UY=(5-0.7-0.7)V=3.6 V,輸出電壓為3.6 V,即輸出y為高電平,實現(xiàn)了“輸入有低,輸出為高”的邏輯關(guān)系。
    ②當A、B兩端均輸入高電平3.6 V時,V。、V。飽和導(dǎo)通,輸出為低電平,即
    U!諹CES≈0.3 V
    Vl處于發(fā)射結(jié)和集電結(jié)倒置使用的放大狀態(tài)。
    UC2一UCES2+UB5=(0.3+0.7) V=1.O V
    由于UB4一UC2 -1.0 V,作用于V。和V。的發(fā)射結(jié)的串聯(lián)支路的電壓為
    UC2-U。=(1.O- 0.3)V=0.7 V
    所以,V。和V。均截止。此時,電路實現(xiàn)了“輸入全高,輸出為低”的邏輯關(guān)系。

相關(guān)技術(shù)資料
2-14TTL集成邏輯門
相關(guān)IC型號
PHILIPS SJA1000
PHILIPS

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