摘要：采用虛擬制造方法設(shè)計(jì)了低壓功率VDMOS器件，并對其進(jìn)行結(jié)構(gòu)參數(shù)、物理參數(shù)和電性能參數(shù)的模擬測試，確定了器件的物理結(jié)構(gòu)。通過對這些參數(shù)和電學(xué)特性的分析，進(jìn)一步優(yōu)化設(shè)計(jì)，最終獲得了滿意的設(shè)計(jì)參數(shù)和性能。
關(guān)鍵詞：虛擬制造； VDMOS； 虛擬器件； 器件模擬

1 引言
隨著高壓器件和功率器件需求的不斷發(fā)展，大功率VDMOS器件的特有作用正日益顯現(xiàn)出來。VDMOS主要應(yīng)用在高電壓和大電流兩種情況，在一些特殊的需求方面亦具有不可替代的作用。本文用虛擬制造方法進(jìn)行了低壓大電流VDMOS器件的設(shè)計(jì)。虛擬制造利用日益成熟的TCAD工具，通過工藝模擬得到虛擬器件結(jié)構(gòu)，對虛擬器件進(jìn)行模擬，合理選擇和調(diào)整制造工藝，選擇最佳工藝條件，達(dá)到設(shè)計(jì)需要的電學(xué)性能。

本文利用工藝模擬軟件ATHENA和器件模擬軟件ATLAS，在虛擬器件結(jié)構(gòu)的基礎(chǔ)上測試了器件的電學(xué)性能，分析了器件擊穿與漏區(qū)壓降的關(guān)系并進(jìn)行了優(yōu)化。

2 結(jié)構(gòu)和參數(shù)分析
VDMOS，即垂直導(dǎo)電雙擴(kuò)散型MOS管。其中一個(gè)典型的低壓單元結(jié)構(gòu)，通過多單元并聯(lián)方法達(dá)到增大導(dǎo)通電流的目的。n+為源區(qū)，與p+區(qū)相連接，n 外延層為漂移區(qū)；下面的n+為漏區(qū)，p型溝道區(qū)通過雙擴(kuò)散工藝形成，其寬度通過工藝條件調(diào)節(jié)。當(dāng)柵極加電壓時(shí)，p區(qū)形成橫向溝道，電流ID向下通過漂移區(qū)到達(dá)漏區(qū)。工作電壓10V左右，源漏擊穿電壓40V，采用傳統(tǒng)的多單元并聯(lián)方法，達(dá)到10A工作電流。為降低功耗，需減薄外延層厚度并適當(dāng)降低外延層的電阻率。

器件制造在5mm 的n型外延層上，主要的結(jié)構(gòu)參數(shù)為：多晶柵長4μm；多晶厚度500nm；外延層5mm ；p區(qū)結(jié)深0.8mm ；溝道寬度0.4mm；柵氧厚度25nm。

對器件結(jié)構(gòu)進(jìn)行模擬后，得到滿足設(shè)計(jì)參數(shù)的工藝條件如下：n外延層 0.35Ω·cm；p+ 注入 1E15/cm2 60eV；p– 注入 6E13/cm2 60eV；p– 推結(jié) 90min，1050℃。

由此得到虛擬器件結(jié)構(gòu)。虛擬單元進(jìn)行器件模擬，提取主要的電學(xué)參數(shù)為開啟電壓、跨導(dǎo)、輸出特性、漏區(qū)壓降、擊穿電壓。
器件模擬得到的Id-Vgs曲線，開啟電壓測得為1.16V。擊穿電壓的模擬實(shí)驗(yàn)中得到的模擬曲線，在Vd = 42V左右時(shí)，表現(xiàn)出明顯的擊穿特性。進(jìn)一步的輸出特性曲線族如圖5所示，給出的各個(gè)電學(xué)參數(shù)滿足設(shè)計(jì)要求。

工藝模擬考慮了兩個(gè)參數(shù)對最后結(jié)果的影響：p–區(qū)硼注入劑量和注入后退火推結(jié)時(shí)間，模擬結(jié)果如表1。該結(jié)果在外延電阻率為0.35Ω·cm、柵氧25nm條件下取得。

結(jié)果分析， p–區(qū)注入濃度和退火推結(jié)時(shí)間兩個(gè)物理參數(shù)對開啟電壓有比較大的影響，也就是VDMOS溝道區(qū)的注入濃度和擴(kuò)散時(shí)間 ；p– 注入對擊穿電壓幾乎無影響，主要原因是擊穿由外延層決定。

在器件設(shè)計(jì)中，需要滿足40V擊穿電壓的要求。擊穿電壓越高，漏區(qū)漂移區(qū)的壓降越大，器件的功耗同時(shí)增加，這對器件性能是不利的。設(shè)計(jì)中需要對擊穿電壓和漏區(qū)壓降這兩個(gè)主要參數(shù)進(jìn)行折中，以達(dá)到最好的性能。

根據(jù)擊穿電壓計(jì)算公式，擊穿電壓BV由下式?jīng)Q定式中，Na為受主濃度；Nd為施主濃度；Ec為擊穿場強(qiáng)；e為介電常數(shù)。通過公式可得到40V以上擊穿電壓時(shí)所需襯底的濃度。

已知Ec為4×105V/cm ，Na溝道濃度根據(jù)p– 摻雜的劑量和結(jié)深計(jì)算，得到襯底的摻雜濃度為1.3×1016/cm3，相應(yīng)的電阻率應(yīng)為0.35Ω·cm 。
外延層厚度為5mm，估算圖1中柵極下的電阻R。設(shè)定電流方向上橫向?qū)挾葹榱飨虻?/3，得到1mm柵長下漏區(qū)電阻為21kΩ。設(shè)計(jì)芯片有效面積2500mm×1600mm，得到總的有效柵寬1×106mm，芯片總的漏區(qū)電阻0.021Ω，設(shè)計(jì)的總電流10A，得到漏區(qū)壓降210mV。

實(shí)驗(yàn)得到模擬VDMOS半單元結(jié)構(gòu)的輸出特性曲線族。芯片總電流與電壓的關(guān)系。根據(jù)電學(xué)參數(shù)，正常工作10V狀態(tài)下，得到漏區(qū)的壓降210mV左右時(shí)，源漏電流10A，與理論計(jì)算值基本一致。VDMOS器件工作在線性區(qū)，這樣設(shè)計(jì)的原因是在滿足電壓和電流要求的情況下，盡量降低漏區(qū)壓降，以達(dá)到降低功耗的目的。

根據(jù)電路要求，盡量降低漏區(qū)壓降對整個(gè)芯片功耗方面的影響，在工作電壓10V的情況下，VDMOS總電流在10A，這樣器件的總功耗為100W左右。根據(jù)器件模擬的結(jié)果，漏區(qū)壓降造成的功耗在2.1W左右，這樣的工作效率使得器件可以滿足功率開關(guān)等方面的應(yīng)用需要。為了降低功耗，需增加單元數(shù)目和降低電流密度以降低功耗。

下面用改變外延層的電阻率來進(jìn)行模擬。分別取外延層電阻率為0.30Ω·cm 和0.40Ω·cm 兩種情況，其他結(jié)構(gòu)參數(shù)和物理參數(shù)等都保持不變，得到的結(jié)果與0.35Ω·cm下的情況并列列于下表。

從中看出，同樣的源漏電壓情況下，壓降隨著襯底電阻率的增加而增加，同時(shí)擊穿電壓也隨著襯底電阻率的增加而增加。設(shè)計(jì)時(shí)考慮擊穿電壓越大越好，而漏區(qū)壓降需要盡量小。這里必須采取折中，也就是在滿足一定擊穿基本要求的情況下盡量降低襯底的電阻率，以達(dá)到降低漏區(qū)壓降的目的。

從VDMOS結(jié)構(gòu)分析，擊穿情況應(yīng)該主要發(fā)生在p–區(qū)和襯底的結(jié)上，一般發(fā)生的是p-n結(jié)