摘要：在時(shí)鐘芯片設(shè)計(jì)的各個(gè)層次上深入探討了影響時(shí)鐘芯片功耗的主要因素，確定了電路功耗主要來源與振蕩電路和分頻電路。在電路實(shí)現(xiàn)過程中，通過采用不同工作電壓和對(duì)主要功耗電路的結(jié)構(gòu)和參數(shù)進(jìn)行優(yōu)化設(shè)計(jì)等多種手段來控制功耗。通過1.2μm工藝流片驗(yàn)證，在工作電壓為5V時(shí)，芯片工作電流為0.17μA,實(shí)現(xiàn)了低功耗時(shí)鐘芯片的設(shè)計(jì)。

    關(guān)鍵詞：時(shí)鐘芯片 功耗 CMOS工藝

　　時(shí)鐘芯片廣泛地應(yīng)用于各種需要記錄特定時(shí)間的設(shè)備中。對(duì)于便攜式設(shè)備，時(shí)鐘芯片的功耗對(duì)維持整個(gè)系統(tǒng)的正常時(shí)間記錄是非常重要的。芯片具有較低的功耗，可以滿足更長的工作時(shí)間要求。在嵌入式系統(tǒng)中，時(shí)鐘芯片是工作頻率較高的電路，降低其功耗，對(duì)于整個(gè)系統(tǒng)的功耗降低有著顯著的作用。

　　在低功耗ASIC設(shè)計(jì)中，前端的邏輯設(shè)計(jì)和后端的物理設(shè)計(jì)結(jié)合得越來越密切。系統(tǒng)的低功耗設(shè)計(jì)必須從設(shè)計(jì)的各個(gè)層次上加以考慮，以實(shí)現(xiàn)整體優(yōu)化設(shè)計(jì)。在前端邏輯設(shè)計(jì)中，從分析功耗物理特性入手，進(jìn)行功耗估計(jì)，為低功耗的整體設(shè)計(jì)提供理論依據(jù)，然后在后端的電路實(shí)現(xiàn)上加以控制，這樣就可以更好地達(dá)到降低芯片功耗的目的。而且還可以降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。

　　本文采用自頂而目的設(shè)計(jì)原則，從體系結(jié)構(gòu)到電路實(shí)現(xiàn)上分層次探討了時(shí)鐘芯片的功耗來源，并采取相應(yīng)的控制手段實(shí)現(xiàn)芯片的低功耗設(shè)計(jì)。

　　圖1

　　1 時(shí)鐘電路功耗分析

　　1.1 CMOS電路功耗分析

　　對(duì)于CMOS集成電路，影響功耗的因素主要包括三個(gè)部門：動(dòng)態(tài)功耗、短路功耗和靜態(tài)功耗。由于動(dòng)態(tài)功耗占CMOS電路總功耗的80%以上，因此在功耗設(shè)計(jì)上主要考慮如何降低這部分功耗。

　　動(dòng)態(tài)功耗Pd可用下式表示：

Pd=C L V DD2f0→1    (1)

　　式中，CL為輸出節(jié)點(diǎn)的總負(fù)載電容；VDD為工作電壓，也是CMOS電路的邏輯擺幅；f0→1為開關(guān)活性因子。下面就來分析與時(shí)鐘芯片功耗設(shè)計(jì)密切相關(guān)的兩個(gè)因素。

　　1.1.1 功耗與工作電壓VDD的關(guān)系

　　從（1）式中可以看出，降低工作電壓會(huì)使功耗呈平方律下降，因此絕大多數(shù)低功耗設(shè)計(jì)都首先考慮采用盡可能低的工作電壓。但對(duì)于確定的工藝，如果電源電壓過低，將會(huì)導(dǎo)致電路性能下降。當(dāng)電源電壓降低到接近PMOS和NMOS晶體管的閾值電壓值之和時(shí)，延遲時(shí)間急劇增大，器件的工作速度下降，功耗反而增加。
                      
    1.1.2 功耗與開關(guān)活性因子f0→1的關(guān)系、

　　對(duì)于CMOS邏輯器件，只有當(dāng)輸出節(jié)點(diǎn)出現(xiàn)0到1的邏輯轉(zhuǎn)換時(shí)，才從電源吸引能量。因此影響開關(guān)活性因子的因素有兩個(gè)，一個(gè)是輸入信號(hào)變化頻率，另一個(gè)是電路的邏輯類型、所實(shí)現(xiàn)的功能和整個(gè)網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)。對(duì)于開關(guān)活性因子?0→1，可用下式表示：

f0→1=P 0→1 f (2)

　　式中，P0→1是器件開關(guān)的概率，即輸入從0到1發(fā)生轉(zhuǎn)變的概率，它和組成電路的邏輯類型有關(guān)。f為輸入信號(hào)變化的頻率，即器件工作頻率。由（2）式可知，器件的開關(guān)概率P0→1和工作頻率f與動(dòng)態(tài)功耗成正比。

　　此外，COMS門的充電時(shí)間和節(jié)點(diǎn)負(fù)載電容等都是影響功耗的因素，需要在電路的具體實(shí)現(xiàn)中加以控制。

　　1.2 時(shí)鐘電路低功耗分析

　　1.2μmCMOS電路的標(biāo)準(zhǔn)工作電壓為5V，這對(duì)于工作頻率較高的電路而言，功耗是非常大的。為降低芯片的整體功耗，考慮在開關(guān)活性因子較高的電路上采用低于給定工作電壓的設(shè)計(jì)。由時(shí)鐘芯片的工作原理可知，時(shí)鐘信號(hào)發(fā)生器是整個(gè)芯片中工作頻率最高的電路，它包括振蕩電路和分頻電路兩部分。其中，振蕩電路的工作頻率與外接晶振的頻率相同，器件開關(guān)因子最高，功耗最大。如果能夠降低這部門MOS器件的工作電壓，合理地設(shè)計(jì)主要功耗元件的特性參數(shù)，降低工作電流，就可以有效地降低功耗；分頻電路，尤其是工作在前面幾級(jí)的分頻電路，器件的開關(guān)活性因子也很高。因此在分頻電路中，同樣采用降低工作電壓的方法來降低功耗。通過電路功能分析可知，前面1:8分頻的電路的工作頻率是最高的，這部分電路的功耗占整個(gè)分頻電路總功耗的80%左右，因此低功耗設(shè)計(jì)應(yīng)以降低這部分電路的功耗為目標(biāo)。

　　2 低功耗時(shí)鐘信號(hào)發(fā)生器電路設(shè)計(jì)

　　低功耗時(shí)鐘信號(hào)發(fā)生器總體設(shè)計(jì)電路圖如圖1所示。

　　2.1 振蕩電路低功耗設(shè)計(jì)

　　振蕩電路是由晶振、電容C0、C1、反向器及電阻R1構(gòu)成，其中反向器與電阻R1組成包饋網(wǎng)絡(luò)，X0、X1兩個(gè)引腳用來外接晶振，如圖2所示。由于反向器的工作頻率和晶振的工作頻率相同，而且反向器的開關(guān)概率為1，因?yàn)樗?