低密度PLD的集成度較低，每個(gè)芯片集成的邏輯門數(shù)大約在1000門以下，早期出M12L128168A-7T現(xiàn)的可編程只讀存儲(chǔ)器(PROM)、可編程邏輯陣列(Programmable Logic Array，PLA)、呵編程陣列邏輯(Programmable Array Logic，PAL)以及通用陣列邏輯(Generic Array Logic，GAL)都屬于這類，低密度PLD有時(shí)也稱為簡(jiǎn)單PLD (Simple PLD，SPLD)。

   高密度PLD的集成密度較高，一般可達(dá)數(shù)千門，甚至上萬(wàn)門，具有在系統(tǒng)可編程或現(xiàn)場(chǎng)可編程特性，可用于實(shí)現(xiàn)較大規(guī)模的邏輯電路。高蜜度PLD的主要優(yōu)點(diǎn)是集成度高、速度快。近代出現(xiàn)的可擦除的可編程邏輯器件(Erasable Programmable Logic Device，EPLD)、復(fù)雜的可編程邏輯器件(Complex Programmable Logic Device，CPLD)和現(xiàn)場(chǎng)可編程門陣列(Field Programmable Gate Array，F(xiàn)PGA)都屬于高密度PLD。

   EPLD是在20世紀(jì)80年代中期由Altera公司推出的可擦除、可編程邏輯器件，它的基本結(jié)構(gòu)和PAL、GAL器件類似，由可編程的與、或陣列和輸出邏輯宏單元組成。但與陣列的規(guī)模及輸出邏輯宏單元的數(shù)目都有大幅增加，而且宏單元的結(jié)構(gòu)有所改進(jìn)，功能更強(qiáng)，它比GAL器件的集成度高、造價(jià)低，使用更靈活，缺點(diǎn)是內(nèi)部互連功能較弱。

   CPLD是在EPLD的基礎(chǔ)上研制成功的，通過(guò)采用增加內(nèi)部連線，對(duì)輸出邏輯宏單元結(jié)構(gòu)和可編程I/O控制結(jié)構(gòu)進(jìn)行改進(jìn)等技術(shù)，采用CMOS EPROM、EEPROM、FLASH存儲(chǔ)器和SRAM等編程技術(shù)，具有集成度高、可靠性高、保密性好、體積小、功耗低和速度快的優(yōu)點(diǎn)，所以，一經(jīng)推出就得到了廣泛的應(yīng)用。