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常用BCD碼

發(fā)布時(shí)間:2015/8/27 22:06:31 訪問(wèn)次數(shù):9751

   在數(shù)字系統(tǒng)中,AD1212UB-A72GL一般是采用二進(jìn)制數(shù)進(jìn)行運(yùn)算的,但是由于人們習(xí)慣采用十進(jìn)制,因此常需要進(jìn)行十進(jìn)制數(shù)和二進(jìn)制數(shù)之間的轉(zhuǎn)換。為了便于數(shù)字系統(tǒng)處理十進(jìn)制數(shù),經(jīng)常采用編碼的方法,即以若干位二進(jìn)制碼來(lái)表示1位十進(jìn)制數(shù),這種代碼為二進(jìn)制編碼的十進(jìn)制數(shù),簡(jiǎn)稱二一十進(jìn)制碼或BCD碼(Binary Coded Decimal Codes)。常見(jiàn)的BCD碼如表5.4.1所示,有8421碼、5421碼、2421碼和余3碼等。

       

   設(shè)計(jì)一個(gè)BCD碼轉(zhuǎn)換電路,電路功能如圖5.4.1所示。其中X3X2XIXO是數(shù)據(jù)輸入端,輸入4位二進(jìn)制數(shù),X,為高位;Y3 Y2 Y,YO是數(shù)據(jù)輸出端,輸出的是BCD碼,Y3為高位。EN為該電路的使能控制信號(hào),S.和So為功能控制信號(hào)。電路具體功能如表5.4.2所示。

   1.根據(jù)實(shí)驗(yàn)內(nèi)容的要求,列寫實(shí)現(xiàn)BCD碼轉(zhuǎn)換電路的真值表,完成該轉(zhuǎn)換電路的設(shè)計(jì)。

   2.設(shè)計(jì)頂層電路原理圖,編寫相應(yīng)各功能模塊的HDL程序。

   3.基于EDA軟件對(duì)所設(shè)計(jì)的HDL程序進(jìn)行調(diào)試,完成對(duì)該電路的仿真驗(yàn)證。

   4.根據(jù)EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上的CPLD/FPGA器件,進(jìn)行器件迭擇和管腳鎖定,并將生成的配置文件或JEDEC文件下載到EDA實(shí)驗(yàn)系統(tǒng),進(jìn)行邏輯功能驗(yàn)證。


   在數(shù)字系統(tǒng)中,AD1212UB-A72GL一般是采用二進(jìn)制數(shù)進(jìn)行運(yùn)算的,但是由于人們習(xí)慣采用十進(jìn)制,因此常需要進(jìn)行十進(jìn)制數(shù)和二進(jìn)制數(shù)之間的轉(zhuǎn)換。為了便于數(shù)字系統(tǒng)處理十進(jìn)制數(shù),經(jīng)常采用編碼的方法,即以若干位二進(jìn)制碼來(lái)表示1位十進(jìn)制數(shù),這種代碼為二進(jìn)制編碼的十進(jìn)制數(shù),簡(jiǎn)稱二一十進(jìn)制碼或BCD碼(Binary Coded Decimal Codes)。常見(jiàn)的BCD碼如表5.4.1所示,有8421碼、5421碼、2421碼和余3碼等。

       

   設(shè)計(jì)一個(gè)BCD碼轉(zhuǎn)換電路,電路功能如圖5.4.1所示。其中X3X2XIXO是數(shù)據(jù)輸入端,輸入4位二進(jìn)制數(shù),X,為高位;Y3 Y2 Y,YO是數(shù)據(jù)輸出端,輸出的是BCD碼,Y3為高位。EN為該電路的使能控制信號(hào),S.和So為功能控制信號(hào)。電路具體功能如表5.4.2所示。

   1.根據(jù)實(shí)驗(yàn)內(nèi)容的要求,列寫實(shí)現(xiàn)BCD碼轉(zhuǎn)換電路的真值表,完成該轉(zhuǎn)換電路的設(shè)計(jì)。

   2.設(shè)計(jì)頂層電路原理圖,編寫相應(yīng)各功能模塊的HDL程序。

   3.基于EDA軟件對(duì)所設(shè)計(jì)的HDL程序進(jìn)行調(diào)試,完成對(duì)該電路的仿真驗(yàn)證。

   4.根據(jù)EDA實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)上的CPLD/FPGA器件,進(jìn)行器件迭擇和管腳鎖定,并將生成的配置文件或JEDEC文件下載到EDA實(shí)驗(yàn)系統(tǒng),進(jìn)行邏輯功能驗(yàn)證。


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