一、實(shí)驗(yàn)?zāi)康?/span>

   1．學(xué)習(xí)基于EDA技術(shù)的數(shù)字邏輯電路與系統(tǒng)的設(shè)計(jì)、開發(fā)流ACS709LLFTR-20BB-T程。

   2．熟悉大規(guī)�？删幊碳呻娐稢PLD/FPGA的內(nèi)部結(jié)構(gòu)。

   3．熟練掌握一種EDA設(shè)計(jì)工具。

   4．學(xué)習(xí)使用一種硬件描述語言(Hardware Description Language，HDL)。

   5．提高應(yīng)用計(jì)算機(jī)技術(shù)進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)與輔助分析的能力。

    二、實(shí)驗(yàn)要求

    基于Quartus II軟件或其他EDA軟件完成電路設(shè)計(jì)。

   編寫相應(yīng)功能模塊的HDL設(shè)計(jì)程序。

   完成頂層電路原理圖的設(shè)計(jì)。

   對(duì)該電路系統(tǒng)進(jìn)行功能仿真。

   根據(jù)EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上的CPLD/FPGA芯片進(jìn)行適配，生成配置文件或JEDEC將配置文件或JEDEC文件下載到EDA實(shí)驗(yàn)開發(fā)系統(tǒng)。

   在EDA實(shí)驗(yàn)開發(fā)系統(tǒng)上調(diào)試、驗(yàn)證電路功能。