高集成度電路的發(fā)展需要更小的特征圖形尺寸與更近的電路器件間距。熱擴(kuò)散對(duì)先進(jìn)電路的生產(chǎn)有所限制。5個(gè)挑戰(zhàn)分別是橫向擴(kuò)散、’超淺結(jié)、粗劣的摻控制、PCA9544APW表面污染的干涉和位錯(cuò)的產(chǎn)生。橫向擴(kuò)散不僅發(fā)生在淀積和推進(jìn)，并且每次晶圓受熱到可以發(fā)生擴(kuò)散運(yùn)動(dòng)的溫度范圍內(nèi)擴(kuò)散都會(huì)繼續(xù)。電路設(shè)計(jì)者必須給相鄰區(qū)間留出足夠的空間，以避免橫向擴(kuò)散后各區(qū)間的接觸短路．，對(duì)于高密度電路的積累效果可能是在很大程度上增加了管心的面積。高溫的另外一個(gè)問(wèn)題就是晶體損傷。每次晶圓被升溫、降溫都會(huì)發(fā)生位錯(cuò)導(dǎo)致的晶體損傷。高濃度的此種位錯(cuò)可能導(dǎo)致漏電流引發(fā)的器件失效。先進(jìn)工藝程序的目的之一就是減小熱預(yù)算( thermal budget)以減弱這兩個(gè)問(wèn)題。

   MOS晶體管的發(fā)展產(chǎn)生了兩個(gè)新的要求：低摻雜濃度控制和超淺結(jié)。高效MOS晶體管要求柵區(qū)的摻雜濃度小于l0'5原子／CI112。然而，擴(kuò)散工藝很難實(shí)現(xiàn)這一級(jí)別上的一致性。為實(shí)現(xiàn)高封裝密度而按比例縮小的晶體管，也需要源漏區(qū)的淺的結(jié)深。4。結(jié)深已經(jīng)不斷地減小，預(yù)計(jì)在2016年達(dá)到亞10 nm的結(jié)i5。