CPLD器件和FPGA器件的編程、適配與邊界掃描測試技術

   編程與適配 K9F1G08U0D-SCB0

   CPLD器件為EEPROM或FLAsH工藝,被編程后非易失。向CPLD器件內燒寫電路結構信息稱為編程lProgram)。

   FPGA器件內部為sRAM工藝,斷電后編程信息立即丟失;每次上電,要重新載入編程信息;對FPGA器件的編程稱為配置(或適配Coll丘gurel。

編程或適配習慣上又叫做下載ldownload),通過下載平臺及下載電纜實現。

   邊界掃描測試規(guī)范及編程標準

   隨著微電子技術、微封裝技術和印制電路板制造技術的發(fā)展,印制電路板面積變小,元件密度變大,復雜程度增高。若沿用傳統的外探針測試法和“針床”,難于實現對芯片和電路板的全面測試。

   ⒛世紀80年代,聯合測試行動組(JTAG)開發(fā)了邊界掃描測試(Botlndary scan Tes“ng,BsT)技術規(guī)范,目前的版本為IEEEl1496。該規(guī)范提供了測試電路板上cPLD及FPGA器件的軟/硬件方法,規(guī)定要使用米。bsm文件,該文件描寫了被測試器件的邊界掃描測試屬性,用邊界掃描描述語言描寫σhe Boundary-scan Dcscription Language,BSDL語言,屬于VHDL的一個子集);硬件上規(guī)定要用JTAG下載電纜(可邊界掃描測試),有的還要用專用的JTAG自動測試儀,因此,適用于大批量AsIC制造用。

   下載電纜的計算機一側,有利用計算機的DB25并口,也有利用計算機的USB串口,另一端是連接用戶板的CPLD或FPGA,用的都是HEADER5×2的10芯插頭座,具體信號規(guī)范可以查閱CPLD、FPGA器件公司的下載操作技術資料。