摘要：介紹怎樣在嵌入式CPU 80C186XL DRAM刷新控制單元的基礎(chǔ)上，利用CPLD技術(shù)和80C196XL的時(shí)序特征設(shè)計(jì)一個(gè)低價(jià)格、功能完整的DRAM控制器的方法，并采用VHDL語(yǔ)言編程實(shí)現(xiàn)。

    關(guān)鍵詞：刷新控制單元（RCU） DRAM控制器 狀態(tài)機(jī) CPLD VHDL語(yǔ)言

80C186XL16位嵌入式微處理器[1]是Intel公司在嵌入式微處理器市場(chǎng)的上導(dǎo)產(chǎn)品之一，已廣泛應(yīng)用于電腦終端、程控交換和工控等領(lǐng)域。在該嵌入式微處理器片內(nèi)，集成有DRAM RCU單元，即DRAM刷新控制單元。RCU單元可以自動(dòng)產(chǎn)生DRAM刷新總線周期，它工作于微處理器的增益模式下。經(jīng)適當(dāng)編程后，RCU將向?qū)⑻幚砥鞯腂IU（總線接口）單元產(chǎn)生存儲(chǔ)器讀請(qǐng)求。對(duì)微處理器的存儲(chǔ)器范圍編程后，BIU單元執(zhí)行刷新周期時(shí)，被編程的存儲(chǔ)器范圍片選有效。

存儲(chǔ)器是嵌入式計(jì)算機(jī)系統(tǒng)的重要組成部分之一。通常采用靜態(tài)存儲(chǔ)器，但是在系統(tǒng)需要大容量存儲(chǔ)器的情況下，這種方式將使成本猛增。如果采用DRAM存儲(chǔ)器，則可以大幅度降低系統(tǒng)設(shè)計(jì)成本；但DRAM有復(fù)雜的時(shí)序要求，給系統(tǒng)設(shè)計(jì)帶來(lái)了很大的困難。

為了方便地使用DRAM，降低系統(tǒng)成本，本文提出一種新穎的解決方案：利用80C186XL的時(shí)序特征，采用CPLD技術(shù)，并使用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)DRAM控制器。

一、80C186XL RCU單元的資源

80C186XL的BIU單元提供20位地址總線，RCU單元也為刷新周期提供20位地址總線。80C186XL能夠產(chǎn)生刷新功能，并將刷新?tīng)顟B(tài)編碼到控制信號(hào)中。

圖1是RCU單元的方框圖。它由1個(gè)9位遞減定時(shí)計(jì)數(shù)器、1個(gè)9位地址計(jì)數(shù)器、3個(gè)控制寄存器和接口邏輯組成。當(dāng)RCU使能時(shí)，遞減定時(shí)計(jì)數(shù)器每一個(gè)CLKOUT周期減少1次，定時(shí)計(jì)數(shù)器的值減為1時(shí)，則產(chǎn)生刷新總線請(qǐng)求，遞減定時(shí)計(jì)數(shù)器重載，操作繼續(xù)。刷新總線周期具有高優(yōu)先級(jí)，旦80C186XL總線有空，就執(zhí)行刷新操作。

設(shè)計(jì)者可將刷新總線周期看成是“偽讀”周期。刷新周期像普通讀周期一樣出現(xiàn)在80C186XL總線上，只是沒(méi)有數(shù)據(jù)傳輸。從引腳BHE/RFSH和A0的狀態(tài)可以判別刷新周期，如表1所列。刷新總線周期的時(shí)序要求如圖2所示。

表1 刷新周期的引腳狀態(tài) 

二、80C186XL DRAM控制器的設(shè)計(jì)與運(yùn)行

DRAM存在著大量、復(fù)雜的時(shí)序要求，其中訪問(wèn)時(shí)間的選擇、等待狀態(tài)以及刷新方法是至關(guān)重要的。DRAM控制器必須正確響應(yīng)80C186XL的所有總線周期，必須能將DRAM的部周期和其它訪問(wèn)周期分辨出來(lái)，其訪問(wèn)速度必須足夠快，以避免不必要的等待周期。

    在設(shè)計(jì)時(shí)，我們采用XC95C36-15 CPLD[2]以及4Mbits的V53C8258[3]DRAM作