應力記憶技術(Stress Memohzation Technique,SMT),是90nm技術節(jié)點以下興起的一種著眼于提升NMOS器件速度的應力工程[21J。sMT的特點在于,該技術憑借拉應力作用,可以顯著加快NMOS器件的電子遷移率,KDZTR3.6B從而提高NMOs器件的驅動電流;然而,SMT在集成電路制造技術中如同一個“隱形人”,在整個工藝流程完成之后,該項技術不會對器件產生任何結構性的變化。

   在業(yè)界早期的探索中,SMT出現(xiàn)了許多流派:

   (1)源、漏極離子注人完成之后,采用低應力水平的膜層(如二氧化硅)作為保護層,對多晶硅柵極進行高溫退火E221;

   (2)源、漏極離子注人完成之后,采用高應力水平的膜層(如高應力氮化硅)作為保護層,再對多晶硅柵極進行高溫退火「23];

   (3)沉積高應力水平的膜層之后,直接做高溫退火,而不采用預先的離子注人非晶化過程[24]。

   在這三大流派下面,還有很多具體的分支,諸如離子注入的條件差異、應力膜系的選擇、退火條件的不同等。隨著研究的逐步深人以及工業(yè)應用的反饋,第二種流派被越來越多的業(yè)者青睞,已經成為SMT的主流技術。而事實上,在這一分支下,仍有許多探索和實

驗在進行。有研究表明傳統(tǒng)的SMT技術會降低PMOS器件的驅動電流[25],,NMOS速度可以提高10%以上,而PMOS卻有15%的衰減。那么如何解決SMT的這種負面效應呢?研究者再次給出了不同的答案:比較傳統(tǒng)的思路是,在完成高應力膜層(通常是氮化硅)沉積之后,額外增加一層光刻和刻蝕,去除PMOs區(qū)域的薄膜,再進行高溫退火。但這種方法會消耗更多的制造成本,而且引入多一層光刻和刻蝕,也會給工藝控制帶來更多的變異,因此有學者提出通過改善應力膜層自身特性的方法,達到既可以提高NMOS的器件速度,又不損傷PMOS性能E26]。

   依照前面對于SMT的大致分類,本節(jié)將針對主流SMT的工藝流程展開介紹。前面曾提及傳統(tǒng)的SMT技術會降低PMOS器件的驅動電流,針對這個問題的改善,業(yè)界叉提出了兩種解決途徑,下面將逐一進行闡述。由于傳統(tǒng)SMT對于NMOS器件性能有顯著提升,而對PMOS性能卻有一定程度的損害。通常的思路是選擇性去除PMC)S區(qū)域的高應力氮化硅「21],具體工藝流程如圖5.11所示L明。SMT實際上是在側墻(spacer)和自對準硅化物(salicidc)之間安插進去的一段獨立的工藝,在做完側墻之后,通常會對源、漏極進行非晶化的離子注人,生長完一層很薄的二氧化硅緩沖層之后,會在整個晶片上沉積一層高應力氮化硅。然后通過一次光刻和干法刻蝕的工藝,去除掉PMOS區(qū)域的氮化硅,通過酸槽洗掉露出來的二氧化硅,接下來就是非常關鍵的高溫退火過程了。因為溫度預算的限制,通常會采用快速高溫退火技術,甚至是毫秒級退火。通常來講,會在第一次尖峰退火(spikc anneaD之后,用磷酸將剩余氮化硅全部去除,再做一次毫秒級退火。但也有人傾向于在兩次退火都做完之后,再去除氮化硅。