RMCF0603JT7R50噪聲容限表示門(mén)電路的抗干擾能力。二值數(shù)字邏輯電路的優(yōu)點(diǎn)在于它的輸人信號(hào)允許一定的容差。在數(shù)字系統(tǒng)中,各邏輯電路之間的連線(xiàn)可能會(huì)受到各種噪聲的干擾,例如信號(hào)傳輸引起的噪聲,信號(hào)的高低電平轉(zhuǎn)換引起的噪聲,或者鄰近開(kāi)關(guān)信號(hào)所引起的隨機(jī)脈沖的噪聲。這些噪聲會(huì)疊加在工作信號(hào)上,只要其幅度不超過(guò)邏輯電平允許的最小值或最大值,則輸出邏輯狀態(tài)不會(huì)受影響。通常將這個(gè)最大噪聲幅度稱(chēng)為噪聲容限。電路的噪聲容限愈大,其抗干擾能力愈強(qiáng)。

圖3.1.1所示為噪聲容限定義的示意圖。前一級(jí)驅(qū)動(dòng)門(mén)電路的輸出,就是后一級(jí)負(fù)載門(mén)電路的輸人。當(dāng)前一級(jí)輸出高電平的最小值仍能滿(mǎn)足后級(jí)高電平輸人最小值時(shí),輸人高電平的噪聲容限為

VNH=V0H(min)-VIH(mIN)        (3・1.1)

同理得出,輸人低電平的噪聲容限

VNL=V1L(max)-VoL(max)          (3・1・2)

根據(jù)74HC系列CMOS集成電路在5V典型工作電壓時(shí)的參數(shù),求得其輸入高、低電平的噪聲容限分別為:

高電平的噪聲容限 yNH=y。n(min)^ym(min)=4・9v-3.5V=1.4V

低電平的噪聲容限 ‰L=【IL(m ax)^y�！癿 ax)=1・5Ⅴˉ0.1Ⅴ=1.4V

其他CMOs系列的高、低電平的噪聲容限列于表3.1.2中。

傳輸延遲時(shí)間

傳輸延遲時(shí)間是表征門(mén)電路開(kāi)關(guān)速度的參數(shù),它說(shuō)明門(mén)電路在輸入脈沖波形的作用下,其輸出波形相對(duì)于輸入波形延遲了多長(zhǎng)的時(shí)間。當(dāng)門(mén)電路的輸人端加人一脈沖波形,其相應(yīng)的輸出波形如圖3.1.2所示。通常輸出波形下降沿、上升沿的中點(diǎn)與輸入波形對(duì)應(yīng)沿中點(diǎn)之間的時(shí)間間隔,分別用莎pLH和JpHL。