IDT74FCT807BTPYGPROM的基本電路結(jié)構(gòu) (b)PLA的基本電路結(jié)構(gòu) (c)PAL的基本電路結(jié)構(gòu)

PROM系Programmable Read only Memo呼的縮寫(xiě),譯為可編程只讀存儲(chǔ)器。

PLA系Programmable Logic Array的縮寫(xiě),譯為可編程邏輯陣列。

PAL系Programmable Array Logic的縮寫(xiě),譯為可編程陣列邏輯。

GAL系Gencric AⅡay Logic的縮寫(xiě),譯為通用陣列邏輯。

CPLD系Complcx Programmable Logic Device的縮寫(xiě),譯為復(fù)雜可編程邏輯器件。

FPGA系Field Programmable Gate Array的縮寫(xiě),譯為現(xiàn)場(chǎng)可編程門(mén)陣列.

組合邏輯電路的PLD實(shí)現(xiàn)

任何組合邏輯關(guān)系都可以變換成與或表達(dá)式,因此通過(guò)PLD的與、或陣列可以實(shí)現(xiàn)任何一個(gè)邏輯函數(shù)。

從圖4.5.8(a)可以看出,PROM的與陣列是將輸人變量的全部最小項(xiàng)譯出來(lái)了,如果用它來(lái)實(shí)現(xiàn)邏輯函數(shù),往往只用到一部分最小項(xiàng),芯片的利用率不高,因此很少作為PLD器件使用。

可編程邏輯陣列PLA,是為解決PROM實(shí)現(xiàn)邏輯函數(shù)時(shí)芯片利用率不高的問(wèn)題而設(shè)計(jì)的。

由于它的與，或陣列均可編程,所以將邏輯函數(shù)化簡(jiǎn)后再實(shí)現(xiàn)，可以有效地提高芯片的利用率，PLA的規(guī)格用輸入變量數(shù)，與陣列的乘積基數(shù)，或陣列的輸出端數(shù)三者的乘積表示，典型的集成PLA(82s100)有16個(gè)輸入變量，48個(gè)乘積項(xiàng)，8個(gè)輸出端．

由PLA構(gòu)成的邏輯電路如圖4.5.9所示，試寫(xiě)出該電路的邏輯表達(dá)式，并確定其邏輯功能．

由圖4.5.9的可知，該電路有7個(gè)與項(xiàng)，根據(jù)或陣列得到輸出邏輯表達(dá)式

Lo=ABC+ABC+ABC+ABC

L1=AB+AC+BC

列出真值表，如表4.5.1所示．

由真值表看出該電路實(shí)現(xiàn)全加器的功能,Ａ、B、C分別為加數(shù)、被加數(shù)和低位進(jìn)位數(shù)。L0為和數(shù),L1為向高位的進(jìn)位數(shù)。

盡管PLA的靈活性比PROM提高了,但是由于缺少高質(zhì)量的支撐軟件和編程工具,并且價(jià)格較貴,因而使用不廣泛。

可編程陣列邏輯PAL,PAL是20世紀(jì)70年代后期推出的PLD器件,采用雙極型熔絲技術(shù)實(shí)現(xiàn)編程。除輸人緩沖器外,PAL由可編程的與陣列、固定的或陣列和輸出電路組成。由于只有與陣列可編程,因此PAL的編程相對(duì)簡(jiǎn)單。各種型號(hào)PAL的門(mén)陣列規(guī)模有大有小,但基本結(jié)構(gòu)類似。