C5382圖4.5.10所示為一簡單的PAL結構圖,它有4組10×3位的可編程與陣列,4個輸入信號和1個輸出反饋信號產生10個與陣列的輸人變量。每3個乘積項構成一組固定或陣列,共有4組輸出。

PAL與陣列所有交叉點都由熔絲連通(圖4.5.10中所有交叉點上省略了“×”),編程時保留有用的熔絲,斷開無用的熔絲,就得到所需的電路。

例4.5.2 用圖4.5.10所示PAL實現(xiàn)下列邏輯函數(shù)

L0=ABC+ABCD

L1=ABC+ACD+BCD

L2=ABC+ABC

L3=ABC+ABCD十BCD+ACD

解:這組邏輯函數(shù)均為簡化的邏輯表達式,有4個輸人變量,4個輸出。固定或陣列的每一個輸出包含3個乘積項,而L0~L23個表達式各包含3個以下乘積項,滿足輸出端對乘積項數(shù)目的要求,可以直接編程實現(xiàn)。

L3表達式包含4個乘積項,不能直接編程實現(xiàn),但其前兩項正好為LO,即

L3=ABC+ABCD+BCD+ACD

   =L0+BCD+ACD

因此,將LO反饋到輸入端作為L3的輸入就可以實現(xiàn)。編程后的邏輯圖如圖4.5,11所示。

與中、小規(guī)模組合邏輯集成器件相比,PAL的通用性好,速度和集成度均有所提高,設計和使用的靈活性得到改善:但是,由于它采用的是雙極型熔絲工藝,一經(jīng)編程后電路無法修改。并且用PAL實現(xiàn)的時序電路非常有限。為克服這一缺

陷,推出了采用可擦除CMOS編程技術的GAL器件,將在6.7節(jié)中介紹。

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介紹了模塊的一般結構,模塊是Verilog程序的基本組成單元,可以使用不同的風格描述模塊所完成的邏輯功能,本節(jié)將介紹組合邏輯電路的三種建模技巧。

組合邏輯電路的門級建模

門級建模就是將邏輯電路圖用HDL規(guī)定的文本語言表示出來,即調用Verilog語言中內置的基本門級元件描述邏輯圖中的元件以及元件之間的連接關系。Verilog語言中內置了12個基本門級元件模型,如表4.6.1所示。門級元件的輸出、輸入必須為線網(wǎng)類型的變量。當使用這些元件進行邏輯仿真時,仿真軟件會根據(jù)程序的描述給每個元件中的變量分配邏輯0、邏輯1、不確定態(tài)x和高阻態(tài)z這4個值之一。下面介紹這些元件的用法。