QN+1=D              (5・3・1)

稱為D觸發(fā)器的特性方程。它反映了觸發(fā)器在時鐘信號作用后的狀態(tài)與此前輸入信號D的關(guān)系。

典型集成電路,圖5,3.3是以圖5.3,2中電路為基礎(chǔ)構(gòu)成的集成CMOS D觸發(fā)器的內(nèi)部邏輯電路。由于實際應(yīng)用中有時需要對觸發(fā)器進(jìn)行異步(即與圖中CP信號無關(guān))復(fù)位、置位,所以電路中引入了直接置0端RD和直接置1端sD,這兩個信號經(jīng)非門緩沖后,送入主鎖存器和從鎖存器。從圖中看出,當(dāng)TG1、TG4斷開而TG,、TG3導(dǎo)通,即CP=1時,或非門G1和G2構(gòu)成圖5.2,1(a)所示的基本sR鎖存器,可以把直接置0或置1信號鎖存到Q′和Q′端,進(jìn)而傳送到O和口端。當(dāng)TG3斷開,TG4導(dǎo)通,即CP=0時,或非門G3和G4構(gòu)成基本sR鎖存器,同樣可把直接置0或置1信號鎖存到Q和口端。由圖可見,電路中所有輸出端都設(shè)置了輸出緩沖電路,所有輸人端也都設(shè)置了輸人緩沖電路,這是新型CMOs集成電路的特點之一,它提高了電路工作的穩(wěn)定性。為了避免CP脈沖上升沿或下降沿在跨越閾值電平時的噪聲引發(fā)觸發(fā)器的誤觸發(fā),電路在CP輸入端特別設(shè)置了施密特反相器以提高抗干擾能力(施密特電路的抗干擾原理見8.3節(jié))。