MBR0520LT3計數(shù)器的Verilog建模

下面通過3個實例介紹同步二進制計數(shù)器、異步二進制計數(shù)器和非二進制計數(shù)器的Vernog建模。

同步二進制計數(shù)器,例6.6.2中的模塊描述了具有異步置零、并行置數(shù)功能的4位同步二進制計數(shù)器,完成的功能與圖6.5.13所示74LVC161類似。在該模塊中混合使用了assign語句和always語句,assign語句描述了組合電路中由與門產(chǎn)生的使能控制信號CE(中間節(jié)點)和進位輸出信號TC,當(dāng)計數(shù)器計數(shù)到最大值15時,TC=1。根據(jù)表6.5,6,always語句描述了計數(shù)器的邏輯功能,當(dāng)CR信號跳變到低電平(由negedge CR描述)時,計數(shù)器的輸出被置零;否則,當(dāng)CR=1時,在CP的上升沿作用下,完成其他三種功能:同步置數(shù)、加1計數(shù)和保持原有狀態(tài)不變。注意,iF-else語句隱含的優(yōu)先級別與表6.5.6相同。

例6,6.2

///∶Binary counter、Vith para11el load and enable

//see Figure 6.5.13 and′rable 6.5.6

1nodule counter74x161 (CEP, CET,PE, D, CP, CR, Q,TC);

input CEP, CET,PE, CP, CR;

input[3:0]D;                //Data input

output TC;                   //C)utput carry

output[3:0]Q;              //Data。utput

reg[3:0]Q;

w1re CE;

assign CE = CEP&I CET;

assign TC=CET&(Q・==4’b1111);

always@(posedge CP or negedge CR)

iF(~CR)Q <=4’b0000;

ense if( ~PE)Q<=D.;        //PE=0, synchronous load input

else iF(~CE)Q<=Q;        //the output no change

else Q(=Q+1i bl;

endmodule

異步二進制計數(shù)器,異步計數(shù)器的結(jié)構(gòu)化描述如例6.6.3所示。第一個模塊通過4次調(diào)用第二個模塊完成計數(shù)功能,第二個模塊是帶有異步置零功能的D觸發(fā)器作為設(shè)計的底層。在第一個模塊中,第1個觸發(fā)器FFO的輸出Q0經(jīng)反相(用~Q0表示)后與D輸入相連(在FFO中用~Q0取代D),構(gòu)成r′觸發(fā)器,其時鐘接到外部輸人CP。第2個觸發(fā)器F1的輸出Q1經(jīng)反相后與D輸人相連(在FF1中用~Q1取代D),其時鐘接到前一個觸發(fā)器的輸出(用Q0取代CP)。類似地,將4個觸發(fā)器級聯(lián)在一起構(gòu)成異步二進制計數(shù)器,其原理圖與圖6.5.8類似。需要注意的是,調(diào)用第二個模塊時端口的排列順序。

例6.6,3

//Ripple counter(Refer to Fig.6.5.8)

module ripplecounter(Q0,Q1,Q2,Q3,CP,CR);

output Q0,Q1,Q2,Q3;

input CP,CR;

//Instantiate D nip-n。p

D~FF FFO(Q0,~Q0,CP,~CR);

D  FF FF1

D  FF FF2

D  FF FF3

endmodule

Q1,~Q1,Q0,~CR);

Q2,~Q2,Q1,~CR);

Q3,~Q3,Q2,~CR);

l`9

//module I)~FF、vith asynchronous reset

lllodule D~FF(Q,D,CP,Rd);

output Q;

input D,CP,R-;

reg Q;

always@( negedge CP or negedge Rd)

if(~Rd)Q<=1’bO;

else Q(=D;