組合電路可以在邏輯門級通過調(diào)用內(nèi)置的邏輯門元件進(jìn)行描述,也可以使用數(shù)據(jù)流描述語句和行為級描述語句進(jìn)行描述,而觸發(fā)器通常使用行為級描述語句進(jìn)行描述。由于時(shí)序邏輯電路通常由觸發(fā)器和邏輯門構(gòu)成,所以可以將數(shù)據(jù)流描述語句和行為級描述語句結(jié)合起來對它的邏輯功能(即行為)進(jìn)行描述。下面通過幾個(gè)例子進(jìn)行介紹。

移位寄存器的Verilog建模，例6.6.1通過行為級描述語句always描述了一個(gè)4位雙向移位寄存器,它有兩個(gè)選擇輸入端、兩個(gè)串行數(shù)據(jù)輸人端、4個(gè)并行數(shù)據(jù)輸入端和4個(gè)并行輸出端,完成的功能與圖6.5.7所示74HCT194類似。它有5種功能:異步置零、同步置數(shù)、左移、右移和保持原狀態(tài)不變。當(dāng)清零信號CR跳變到低電平時(shí),寄存器的輸出被異步置零;否則,當(dāng)CR=1時(shí),與時(shí)鐘信號有關(guān)的4種功能由case語句中的兩個(gè)選擇輸人信號s1、sO決定(在case后面S1、SO被拼接成2位矢量)。移位由串行輸入和3個(gè)觸發(fā)器的輸出拼接起來進(jìn)行描述,

例如:

Q<={Ds1,Q[3:1]|;

說明了左移操作,即在時(shí)鐘信號CP上升沿作用下,將左移輸入端Dsl的數(shù)據(jù)直接傳給輸出Q[3],而觸發(fā)器輸出端的數(shù)據(jù)左移1位,Q[3:1]傳給Q[2:0](即Q[3]一>Q[2],Q[2]->Q[1],Q[1]一>Q[0]),于是,完成將數(shù)據(jù)左移1位的操作。注意,例6.6,1中所注釋的右移和左移方向與圖6.5.7中的邏輯圖一致,而與Vem。g描述語句中的排列和移動方向正好相反。后者與一般計(jì)算機(jī)程序一致(即高位在左,低位在右)。

例6.6.1

//Behavioral description of 1.Jniversal shift register

//see IFig.6.5.7 and rrable 6.5.4

module shift74x194(S1、sO、D、Ds1、Dsr、Q、CP、CR)1

input S1,sO;                  //select inputs

input Dsl,Dsr;                //seria1 Data inputs

input CP,CR;               //Clock and Reset

input[3:OlD;               //Parallel Data input

output[3:0]Q;              //Register output

reg[3:0]Q;

always@(posedge CP or negedge CR)

iF(~CR~)Q <=4’b0000;

else

case({s1,SO})

2’b00:Q(=Q;           //No change

21 bO1:Q(={Q[2:0],Dsr}; //shift right

2’b10:Q(={Dsl,Q[3:1]}; //Shift len

2i b11:Q(=D;           //Para11e1 1oad input

endcase

endmnodule