PSN0503083非二進(jìn)制計(jì)數(shù)器,例6.6,4描述了一個(gè)帶有異步置零功能的同步十進(jìn)制計(jì)數(shù)器。當(dāng)清零信號(hào)CR跳變到低電平(由negedge CR描述)時(shí),計(jì)數(shù)器的輸出被置零;否則,當(dāng)CR=1,且使能信號(hào)CE=1時(shí),在CP的上升沿作用下,若計(jì)數(shù)值大于或者等于9,計(jì)數(shù)器的輸出被置零;若計(jì)數(shù)值小于9,則計(jì)數(shù)器的值加1。當(dāng)CR=1,但CE=0時(shí),計(jì)數(shù)器保持原來(lái)的狀態(tài)不變。注意,電路的功能描述與具體的硬件電路結(jié)構(gòu)是無(wú)關(guān)的。

例6.6.4

//Non-iBinarv counter lW・ith enable

m.odule m10~counter(CE,CP,CR,Q);

input CE,CP,CR~;

output[3:0]Q;              //Data。utput

reg[3:0]Q;  :

always@(posedge CP or negedge CR)

if(~CR)Q<=4’b0000;

else if(CE)

begin if(Q) =41b1001)Q|<=4.b0000;

else Q(=Q+1’b1;

end

else Q<=Q;

emdnn.odule

狀態(tài)圖的Veri|og建模用Vern。g描述狀態(tài)圖是十分方便的,可以直接寫(xiě)出描述語(yǔ)句。描述狀態(tài)圖的方法很多,最常用的是利用always語(yǔ)句和case語(yǔ)句。圖6.3.7所示是一個(gè)有3個(gè)狀態(tài)的狀態(tài)圖,可用于檢測(cè)連續(xù)輸人序列110,它的Verilog描述如例6.6.5所示。其中用通常的方法定義了電路的輸人、輸出、時(shí)鐘以及清零信號(hào),保存著電路狀態(tài)值的觸發(fā)器用標(biāo)識(shí)符current~state、next~state進(jìn)行定義,并使用參數(shù)定義語(yǔ)句parameter定義了電路的三種狀態(tài),即sO=2’b00、s1=2i bO1和S2=2’b11。注意,雖然使用S2=3的形式定義狀態(tài)在語(yǔ)句上是正確的,但存儲(chǔ)“3”這個(gè)整數(shù)至少要使用32位寄存器,而存儲(chǔ)21b11只需要2位寄存器,所以例題中使用的定義方式更好一些。

電路的功能描述使用了兩個(gè)并行執(zhí)行的always結(jié)構(gòu)型語(yǔ)句,通過(guò)公用變量相互進(jìn)行通信。第一個(gè)always語(yǔ)句使用邊沿觸發(fā)事件描述了電路的觸發(fā)器部分,第二個(gè)always語(yǔ)句使用電平敏感事件描述了組合邏輯部分。