TDA8933T/N1A1用4K×4位RAM芯片構(gòu)成4K×16位的存儲(chǔ)器系統(tǒng).

圖7,2,11 用8K×8位RAM芯片構(gòu)成32K×8位的存儲(chǔ)器系統(tǒng).

實(shí)際應(yīng)用中,常將兩種方法相互結(jié)合,以達(dá)到字和位均擴(kuò)展的要求。可見,無論需要多大容量的存儲(chǔ)器系統(tǒng),均可利用容量有限的存儲(chǔ)器芯片,通過隨機(jī)存取存儲(chǔ)器.

千差萬別,但它們?nèi)杂泄餐?圖7.3.1所示是一般CPLD器件的結(jié)構(gòu)框圖。其中邏輯塊①就相當(dāng)于一個(gè)GAL器件(見6,7節(jié)),CPLD中有多個(gè)邏輯塊,這些邏輯塊之間可以使用可編程內(nèi)部連線實(shí)現(xiàn)相互連接。為了增強(qiáng)對(duì)I/0的控制能力,提高引腳的適應(yīng)性,CPLD中還增加了I/o控制塊。每個(gè)I/0塊中有若干個(gè)I/o單元。

CPLD的結(jié)構(gòu)框圖,系列有由可編程乘積項(xiàng)陣列(即與陣列)、GAL。對(duì)于36個(gè)乘積項(xiàng)輸人變量,16邏輯塊的構(gòu)成,各公司CPLD中的邏輯塊名稱不一。如Function Block,FB(Xilinx),Logic Anay Block,LAB

(Altera), Genenc Logic Block, GLB(Lattice)。

復(fù)雜可編程邏輯器件,內(nèi)部可編程連線區(qū)宏單元?jiǎng)?lì)或下一個(gè)宏單元去。這種乘積項(xiàng)的“鏈?zhǔn)健苯Y(jié)構(gòu),可以實(shí)現(xiàn)遠(yuǎn)遠(yuǎn)多于5個(gè)乘積項(xiàng)的與一或式。在XC9500系列CPLD中,理論上可以將90個(gè)乘積項(xiàng)組合到一個(gè)宏單元中,產(chǎn)生90個(gè)乘積項(xiàng)的與一或式,但此時(shí)其余17個(gè)宏單元將不能使用乘積項(xiàng)了。在Altera公司生產(chǎn)的CPLD中,宏單元中除了有乘積項(xiàng)擴(kuò)展功能外,還有乘積項(xiàng)共享電路,使得同一個(gè)乘積項(xiàng)可以被多個(gè)宏單元同時(shí)使用。

數(shù)據(jù)分配器S1~S5中間輸出的乘積項(xiàng)用于特殊功能,這些功能包括作為觸發(fā)器FF的置位、復(fù)位、時(shí)鐘信號(hào),異或門G5的同相/反相輸出控制信號(hào)和乘積項(xiàng)輸出使能控制信號(hào)PrOE。

或門G4輸出的與一或式送至異或門G5,G5的另一輸入來自數(shù)據(jù)選擇器M1。通過對(duì)M1的編程,可以選擇0、1或另一個(gè)乘積項(xiàng),來控制G4的輸出經(jīng)G5是否反相,或受另一個(gè)乘積項(xiàng)控制。M3可以選擇是直接組合形式輸出還是經(jīng)過觸發(fā)器的寄存器形式輸出s

觸發(fā)器FF可以被編程為D觸發(fā)器或r觸發(fā)器,且通過M2和M5可以選擇全局或乘積項(xiàng)置位、復(fù)位信號(hào)。通過M4也可以在3個(gè)全局時(shí)鐘和一個(gè)乘積項(xiàng)中選擇觸發(fā)器的時(shí)鐘信號(hào)。

宏單元的輸出不僅送至I/0單元,還送到內(nèi)部可編程連線區(qū),以被其他宏單元使用。

可編程內(nèi)部連線,可編程內(nèi)部連線的作用是實(shí)現(xiàn)邏輯塊與邏輯塊之間、邏輯塊與I/0塊之間以及全局信號(hào)到邏輯塊和I/0塊之間的連接。連線區(qū)的可編程連接一般由E2CMOs管實(shí)現(xiàn),其原理如圖7.3.4所示。當(dāng)E2CMOs管被編程為導(dǎo)通時(shí),縱線和橫線連通;被編程為截止時(shí),則不通。

不同廠商對(duì)可編程內(nèi)部連線區(qū)的命名也不同,E2CMOs管Xilinx公司的稱為Switch Matrix(開關(guān)矩陣),Altera'”p過鈉公司的稱為PIA(Programmable Interconnect Array),圖7.3.4 可編程連接原理Lathce公司的稱為GRP(Global Routing Poo1)。當(dāng)然,它們之間存在一定的差別,但所承擔(dān)的任務(wù)是相同的。這些連線的編程工作是由開發(fā)軟件的布線程序自動(dòng)完成的。

I/o單元,I/o單元是CPLD外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)I/0單元對(duì)應(yīng)一個(gè)封裝引腳,通過對(duì)I/0單元中可編程單元的編程,可將引腳定義為輸入、輸出和雙向功能。CPLD的I/0單元簡(jiǎn)化原理框圖如圖7.3.5所示。

I/0單元中有輸人和輸出兩條信號(hào)通路。當(dāng)I/0引腳作輸出時(shí),三態(tài)輸出緩沖器的輸入信號(hào)來自宏單元,其使能控制信號(hào)0E由可編程數(shù)據(jù)選擇器M,選宏單元或1/o連線T,復(fù)雜可編程邏輯器件.