ad9434bcpz-500實(shí)現(xiàn)2位二進(jìn)制加法運(yùn)算電路,輸入/輸出模塊lOB,IOB是FPGA外部封裝引腳和內(nèi)部邏輯間的接口。每個(gè)IOB對應(yīng)一個(gè)封裝引腳,通過對IOB編程,可將引腳分別定義為輸入、輸出和雙向功能。IOB的簡化原理圖如圖7.4.7所示。圖中的Ⅴcc。和ⅤREF引腳與其他IOB共用。IOB中有輸人和輸出兩條信號(hào)通路。當(dāng)I/0引腳用作輸出時(shí),內(nèi)部邏輯信號(hào)由@端進(jìn)人IOB模塊,由可編程數(shù)據(jù)選擇器確定是直接送輸出緩沖器還是經(jīng)過D觸發(fā)器寄存后再送輸出緩沖器。輸出緩沖器使能控制信號(hào)r可以直接控制輸出緩沖器,也可以通過觸發(fā)器TFF后再控制輸出緩沖器。當(dāng)I/0引腳用作輸入時(shí),引腳上的輸人信號(hào)經(jīng)過輸入緩沖器,可以直接由J進(jìn)人內(nèi)部邏輯電路,也可以經(jīng)觸發(fā)器IFF寄存后由四輸人到內(nèi)部邏輯電路中。沒有用到的引腳被預(yù)置為高阻態(tài)。

可編程延時(shí)電路可以控制輸入信號(hào)進(jìn)人的時(shí)機(jī),保證內(nèi)部邏輯電路協(xié)調(diào)工Bank。同一個(gè)Bank中Ⅴcc。引腳只能用同一個(gè)電壓值,VRm也只能用同一個(gè)電壓值。但不是所有VREF引腳都必須輸人一個(gè)參考電壓,即需要輸入的接同一電壓值,不需要輸入的可以不接參考電壓。FPGA的規(guī)模不同,每個(gè)Bank中Vcc。引腳和VRm引腳的數(shù)量也不相同。不同的Bank可以與不同I/0信號(hào)傳輸標(biāo)準(zhǔn)的邏輯電路進(jìn)行接口。這一特性可以使FPGA工作在由不同工作電源構(gòu)成的復(fù)雜系統(tǒng)中,而FPGA內(nèi)部邏輯電路則在其所謂的核心電源(Core Powersupply①)下工作。

圖7.4.9 spartan-Ⅱ、Virtex系列FPGA中的Bank分布

注:BankO、Bank1、Bank4和Bank5中各包含1個(gè)全局時(shí)鐘輸人緩沖器

可編程布線資源,FPGA中有多種布線資源,包括局部布線資源、通用布線資源、I/0布線資源、專用布線資源和全局布線資源等,它們分別承擔(dān)了不同的連線任務(wù)。

局部布線資源,局部布線資源是指進(jìn)出CLB信號(hào)的連線資源,其示意圖如圖7,4.10所示。其中GRM②為通用布線矩陣。局部布線資源主要包括三部分連接:CLB到GRM之間的連接;CLB的輸出到自身輸人的高速反饋連接;CLB到水平相鄰CLB間的直通快速連接,避免了通過GRM產(chǎn)生的延時(shí)。

通用布線區(qū),通用布線區(qū)由GRM及其連線構(gòu)成。GRM是行線資源與列線資源互聯(lián)的開關(guān)矩陣,其結(jié)構(gòu)如圖7.4.11所示。通用布線區(qū)是FPGA中主要的內(nèi)連資源。

xilinx公司的FPGA芯片以VccNT標(biāo)注。

系General Rouung Matnx的縮寫,現(xiàn)場可編程閘陣列.

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