LTC6903CMS8TR邏輯函數(shù)產(chǎn)生器,根據(jù)8選1數(shù)據(jù)選擇器輸出與輸人的關(guān)系式(4.4.7)有式中mi是地址選擇輸入端s2、s1、sO構(gòu)成的最小項(xiàng)。數(shù)據(jù)輸入作為控制信號(hào),當(dāng)DJ=1時(shí),其對(duì)應(yīng)的最小項(xiàng)祝g在表達(dá)式中出現(xiàn),當(dāng)Di=0時(shí),對(duì)應(yīng)的最小項(xiàng)就不出現(xiàn)。利用這一點(diǎn)將函數(shù)變換成最小項(xiàng)表達(dá)式,函數(shù)的變量接入地址選擇輸入端,就可以實(shí)現(xiàn)組合邏輯函數(shù)。

例4,4,7 試用8選1數(shù)據(jù)選擇器74HC151產(chǎn)生邏輯函數(shù)L=ABC+ABC+AB。

解:把所給的函數(shù)式變換成最小項(xiàng)表達(dá)式

L=ABC+A BC+ABC+AB C

將上式寫成如下形式

L=m3D3+5D5+m6D6+m7D7

顯然D3、D5、D6、D7都應(yīng)該等于1,而式中沒有出現(xiàn)的最小項(xiàng)mO、m1、m2、m4對(duì)應(yīng)的數(shù)據(jù),輸入端D0、D1、D2、D4都應(yīng)該等于0,并將使能端接低電平。由此可畫出該邏輯函數(shù)產(chǎn)生器的邏輯圖,如圖4.4.24所示。

通過上面例題可以看出,與使用各種邏輯門,設(shè)計(jì)組合邏輯電需對(duì)函數(shù)化簡(jiǎn)路相比,數(shù)據(jù)選擇器的好處是無的轉(zhuǎn)動(dòng).

圖4.4.24 例4.4.7的邏輯圖,成的并/串行轉(zhuǎn)換的電路圖。選擇照?qǐng)D中所給波形從圖4.4.25 數(shù)據(jù)并行輸入轉(zhuǎn)換成串行輸出(a)電路圖 (b)時(shí)序圖.

若干典型的紹合邏輯集成電路決定。利用1位數(shù)值的比較結(jié)果,可以列出簡(jiǎn)化的真值表,如表4,4,14所示。

表4.4.14 2位數(shù)值比較器

F1>u=A1B1+(A1B1+A1B1)Bl

=F.1>1+FA1=1・FA>Bo

F1=Fa1+F.1=k・FA0<20

F4=y=F.1=1・F=0=t。

根據(jù)上式畫出邏輯圖,如圖4.4.27所示。電路利用了1位數(shù)值比較器的輸出作為中間結(jié)果。它所依據(jù)的原理是,如果2位數(shù)我A。和B1B。的高位不相等,則高位比較結(jié)果就是兩數(shù)比較結(jié)果,與低位無關(guān)。這時(shí),高位輸出F.1=t1=0,使與門G1、G2、G3均封鎖,而或門都打開,低位比較結(jié)果不能影響或門,高位比較結(jié)果則從或門直接輸出。如果高位相等,即F=u=1,使與門G1、G2、G3均打開,同時(shí)由于F.1>1=0和FAl<k=0作用,或門也打開,低位的比較結(jié)果直接送達(dá)輸出端,即低位的比較結(jié)果決定兩數(shù)誰大、誰小或者相等。

用以上的方法可以構(gòu)成更多位數(shù)值比較器。

集成數(shù)值比較器常用的中規(guī)模集成數(shù)值比較器有CMOs和TTL的產(chǎn)品。74x85是4位數(shù)值比較器,74x682是8位數(shù)值比較器。這里主要介紹74HC85。

集成數(shù)值比較器74HC85的功能,集成數(shù)值比較器74HC85是4位數(shù)值比較器,其功能如表4,4.15所示,輸人端包括A3~A0與B3~B。,輸出端為Fu>x、F<j、FA=￡,以及擴(kuò)展輸人端為r1>i、f<r和rd=g。擴(kuò)展輸人端與其他數(shù)值比較器的輸出連接,以便組成位數(shù)更多的數(shù)值比較器。

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