YIG 調(diào)諧振蕩器與集成 PLL/VCO IC 之間的性能差異正在縮小。例如，最新推出的集成 PLL/VCO IC (比如 ADI 的 ADF4355)與其前款產(chǎn)品相比，相位噪聲得到極大改善。該類產(chǎn)品還通過(guò)設(shè)計(jì)技術(shù)解決了寬頻段調(diào)諧范圍問(wèn)題，比如將輸出頻率范圍分成多個(gè)相鄰的子頻段，其中每個(gè)子頻段都具有專用的頻段切換 VCO (類似具有適中 KVCO 的單個(gè) VCO)(如圖 1 所示)，可增大調(diào)諧范圍。另外，輔助倍頻器和分頻器分別通過(guò)對(duì)上限頻率進(jìn)行倍頻和對(duì)下限頻率進(jìn)行分頻擴(kuò)大了 VCO 的頻率調(diào)諧范圍。例如，ADF4355 基本調(diào)諧范圍(3.4 GHz 至 7.2 GHz)的下限擴(kuò)展為 54 MHz 分頻。每當(dāng)進(jìn)行½分頻時(shí)，相位噪聲可改善 3 dB 。

ADF4355 PLL/VCO 中的多頻段 VCO 由一系列振蕩器組成，每個(gè)振蕩器調(diào)諧整個(gè)頻段的一部分并在整個(gè)頻段范圍內(nèi)保持統(tǒng)一的 KVCO 和 VTUNE。調(diào)諧電壓的曲線圖形似鋸齒，因?yàn)槊總�(gè)振蕩器都通過(guò)電壓可變電容和一次切換到的一個(gè)并聯(lián)的固定電容器最大限度擴(kuò)大每個(gè) VCO 的總體調(diào)諧范圍。

與使用單個(gè) PLL/VCO 相比，鎖定相位并組合八個(gè) ADF4355 PLL/VCO 的輸出可使總體相位噪聲改善約 9 dB 此處的頻譜顯示單個(gè) ADF4355 的輸出相位噪聲以及八個(gè)同步 ADF4355 (并聯(lián)工作)疊加輸出的相位噪聲。

疊加 PLL/VCO 輸出的關(guān)鍵是調(diào)整所有振蕩器的輸出相位。本文所述示例使用四個(gè)并聯(lián)的 PLL/VCO�？梢韵氲降氖�，在同一印刷電路板上放置頻率相同的四個(gè)鎖相環(huán)和壓控振蕩器會(huì)帶來(lái)各種難題。其中的主要難題是隔離。PLL 之間的隔離效果差可能導(dǎo)致注入鎖定(如圖 5 所示)現(xiàn)象，在這種情況下，振蕩器會(huì)優(yōu)先鎖定至強(qiáng)信號(hào)或諧波，而非鎖相環(huán)自身調(diào)諧電壓所選的頻率。兩個(gè)鎖定機(jī)制形成互調(diào)失真時(shí)，只要發(fā)現(xiàn)噪聲性能和雜散信號(hào)有略微降低，即可觀察到注入鎖定。如果失真更嚴(yán)重，該信號(hào)將更像調(diào)制載波而非連續(xù)正弦波。

對(duì)于相位再同步的最佳描述是，這一功能可在頻率更新后將小數(shù)分頻器(帶噪聲成形功能的Σ-Δ調(diào)制器)置于已知狀態(tài)。由于相位為相對(duì)測(cè)量值，再同步功能的定義為相位為 P1 的頻率 F1 變?yōu)轭l率 F2 時(shí)以及從該頻率變回頻率 F1 時(shí)，該功能應(yīng)當(dāng)使相位再次變?yōu)槭状螠y(cè)量時(shí)所得的 P1。使用該功能可調(diào)節(jié)相位以最大限度減少四個(gè) PLL 之間的相位差，從而獲得四個(gè) PLL 的最大總功率，實(shí)現(xiàn)最大限度的相位噪聲改善。除這些步驟外，同樣重要的是同時(shí)重置每個(gè) PLL 的計(jì)數(shù)器，使用芯片使能(CE)引腳進(jìn)行硬件掉電和上電即可輕松實(shí)現(xiàn)。

工藝和器件間差異意味著，我們無(wú)法假定每個(gè) PLL 之間的相位差，遵照重置和再同步步驟時(shí)，將足夠接近零以最大限度增大信噪比；因此需要外部校準(zhǔn)電路。

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