多功能引腳、I/O標(biāo)準(zhǔn)、端接方案和差分對(duì)的FPGA在信號(hào)分配方面也具有最復(fù)雜的設(shè)計(jì)指導(dǎo)原則。盡管Altera的FPGA器件沒有設(shè)計(jì)指導(dǎo)原則(因?yàn)樗鼘?shí)現(xiàn)起來比較容易)，但賽靈思的FPGA設(shè)計(jì)指導(dǎo)原則卻很復(fù)雜。但不管是哪一種情況，在為I/O引腳分配信號(hào)時(shí)，都有一些需要牢記的共同步驟：

一個(gè)電子數(shù)據(jù)表列出所有計(jì)劃的信號(hào)分配，以及它們的重要屬性，例如I/O標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時(shí)鐘。

檢查制造商的塊/區(qū)域兼容性準(zhǔn)則。

考慮使用第二個(gè)電子數(shù)據(jù)表制訂FPGA的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號(hào)對(duì)和全局及局部時(shí)鐘、哪些需要參考電壓。

利用以上兩個(gè)電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則，先分配受限制程度最大的信號(hào)到引腳上，最后分配受限制最小的。

按照受限制程度重新分配信號(hào)總線。在這個(gè)階段，可能需要仔細(xì)權(quán)衡同時(shí)開關(guān)輸出(SSO)和不兼容I/O標(biāo)準(zhǔn)等設(shè)計(jì)問題，尤其是當(dāng)你具有很多個(gè)高速輸出或使用了好幾個(gè)不同的I/O標(biāo)準(zhǔn)時(shí)。

如果你的設(shè)計(jì)需要局部/區(qū)域時(shí)鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個(gè)要求，以免最后無法為其安排最合適的引腳。

如果某個(gè)特定塊所選擇的I/O標(biāo)準(zhǔn)需要參考電壓信號(hào)，記住先不要分配這些引腳。差分信號(hào)的分配始終要先于單端信號(hào)。如果某個(gè)FPGA提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。

由低到高轉(zhuǎn)換也會(huì)導(dǎo)致VCC下降。由于電容通常安放在VCC和接地層之間，因此SSN典型地存在于這兩個(gè)地方。由低到高轉(zhuǎn)變時(shí)地反彈也有可能出現(xiàn)。 于是，SSO變成了干擾信號(hào)，它會(huì)產(chǎn)生可能耦合到鄰近信號(hào)的噪聲。對(duì)于某個(gè)區(qū)域而言太多SSO可能會(huì)導(dǎo)致電源的擾動(dòng)。

由于以下2個(gè)原因，SSO已經(jīng)變成一個(gè)必須認(rèn)真對(duì)待的問題：

切換時(shí)間大幅下降;

過孔尺寸和走線寬度的減小加上更大的板厚度已經(jīng)推高了板極電感，這將大幅增加出現(xiàn)地反彈的可能性。更大的負(fù)載電容也可能導(dǎo)致SSN，雖然程度上會(huì)輕一點(diǎn)。當(dāng)有效VCC低于期望值，從而導(dǎo)致I/O緩存的轉(zhuǎn)換速度低于期望速度時(shí)，SSN也可能導(dǎo)致時(shí)序問題變得突出起來。

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