要求日益增多的電源軌外，當(dāng)前FPGA的工作電壓也要比以前的FPGA低，因?yàn)檫@有助于降低功耗，提高集成度，但也增加了復(fù)雜性，因?yàn)殡娫幢仨毮軌虮３衷絹碓絿?yán)格的電壓容差要求。

自從用130nm工藝生產(chǎn)FPGA以來，基于28nm技術(shù)節(jié)點(diǎn)的FPGA的內(nèi)核電壓紋波容差的公開幅度已經(jīng)降低了一半還多。誤差預(yù)算百分比已經(jīng)從5%下降到3%，并正在向2%邁進(jìn)。保持電壓容差要求與理解并滿足FPGA電流要求有關(guān)。

經(jīng)過4代工藝技術(shù)節(jié)點(diǎn)的發(fā)展，平均電壓紋波容差下降了一半還多，對電源設(shè)計(jì)師來說這就是增加復(fù)雜性的原因。

FPGA電流特征趨勢正在推動(dòng)復(fù)雜性的提高，因?yàn)镕PGA中更高的密度和包含的外設(shè)/功能/IP模塊的數(shù)量正在呈摩爾定律增長——每兩代工藝節(jié)點(diǎn)相比，相同面積的硅片所容納的模塊數(shù)量基本要翻倍。雖然提供給FPGA的電壓是固定的，但每個(gè)電壓的工作電流不是固定的，會根據(jù)FPGA邏輯的實(shí)現(xiàn)方法變化而發(fā)生波動(dòng)。

最大輸出電流:500 ma

(VIN = 4.3 v,輸出電壓= 3.3 v)

跌落電壓:100 mv@ IOUT = 100 ma

工作電壓范圍:1.2 v ~ 6.0 v

高度準(zhǔn)確性:±1%

低功耗:30 ua (TYP)。

待機(jī)電流:0.1 ua (TPY)。

高紋波抑制:70 db@1khz (ME6211C33)

輸出噪聲低:50 uvrms

監(jiān)管行:0.05% (TYP。)

包裝:3針SOT89-3、SOT23-3、SOT343R、FBP1*1-4L、SOT23-5、SOT353、DFN2*2-6L

ADP2389的最小導(dǎo)通時(shí)間為100 ns。因此在2.2 MHz開關(guān)頻率下，無法實(shí)現(xiàn)5 V到1 V的電壓轉(zhuǎn)換。它需要20%的占空比，相當(dāng)于在450 ns周期內(nèi)只有90 ns的導(dǎo)通時(shí)間。這個(gè)時(shí)間低于ADP2389電壓轉(zhuǎn)換器的額定最小導(dǎo)通時(shí)間。

開關(guān)頻率為2.2 MHz時(shí)顯示的最小導(dǎo)通時(shí)間

想用ADP2389來實(shí)現(xiàn)5 V到1 V轉(zhuǎn)換，可通過降低開關(guān)頻率的方式。這樣，圖2中的周期T變得更長，而100 ns的最小導(dǎo)通時(shí)間所占百分比也變低。在2 MHz開關(guān)頻率下，周期為500 ns。要達(dá)到20%的占空比，需要100 ns的導(dǎo)通時(shí)間。根據(jù)技術(shù)規(guī)格，可采用ADP2389來實(shí)現(xiàn)。

限制輸入電壓與輸出電壓之比的最小導(dǎo)通時(shí)間。在許多開關(guān)模式電源轉(zhuǎn)換器中，原因在于電感電流是在導(dǎo)通時(shí)間內(nèi)測量的。