ASIC對編碼風(fēng)格和編碼技術(shù)的要求更高，為了有利于后端以及后續(xù)的check，這就要求所有模塊的coding風(fēng)格要一致。

ASIC做邏輯設(shè)計更趨于保守，對代碼的任何改動都要很謹慎，并且要做備選的選擇，以防改錯。RTL的任何修改幾乎都是增量修改，即便以前的邏輯錯了，也不會刪掉，而是多做一個分支。

FPGA有很多用現(xiàn)成IP，需要考慮開發(fā)板上的資源合理的利用，不能把某一資源撐爆了，而且FPGA存在資源浪費問題。ASIC很少考慮這種問題，ASIC考慮的永遠是性能和功耗，在邏輯選擇上除了SRAM，CLK和復(fù)位相關(guān)，都是手寫的，邏輯基本沒有浪費，也更加緊湊。

此外，DesignWare Embedded Memory IP（包括雙端口SRAM）可降低Speedster7t FPGA的功耗，DesignWare DRD4 IP具有全面和廣泛的可靠性、可用性和可維護性（RAS）能力。

PCI Express (PCIe) 5.0具有低延遲特性，可支持16條鏈路和512位數(shù)據(jù)路徑寬度，因此可提供更大的帶寬和更好的功耗效率。并計劃在其下一個設(shè)計中繼續(xù)使用DesignWare IP。

通用DSP庫為最常見的數(shù)字信號處理組件提供高效的FPGA實現(xiàn)，如FIR和CIC濾波器、混頻器、CORDIC和函數(shù)逼近。它還提供將DSP系統(tǒng)連接在一起所需的必要的膠合邏輯，如多路復(fù)用器、流分配器、緩沖區(qū)、TDM并行轉(zhuǎn)換器和定點格式轉(zhuǎn)換器。

用戶應(yīng)用程序通過一個簡單的API與FPGA通信，該API使用隱藏底層協(xié)議復(fù)雜性的讀/寫命令。支持流訪問和內(nèi)存映射訪問。

FPGA Manager IP解決方案通過USB 3.0、千兆以太網(wǎng)或PCI Express實現(xiàn)了主機PC和FPGA之間簡單而高效的數(shù)據(jù)傳輸。磁場定向控制可用于無刷直流電機（BLDC），支持步進電機的等步細分控制。

來源：eefocus.如涉版權(quán)請聯(lián)系刪除。圖片供參考