流緩沖控制器IP核為FPGA而優(yōu)化，并實現(xiàn)了一個多功能的流到內(nèi)存映射DMA橋，最多有16個獨立的流。IP核允許外部內(nèi)存設(shè)備中的數(shù)據(jù)緩沖，以提供高達4兆字節(jié)內(nèi)存大小的虛擬FIFO能力。

它為每個寫和讀數(shù)據(jù)流提供了一個AMBA AXI4-Stream接口。一個公共內(nèi)存映射主接口(AXI4或Avalon)可用于訪問外部內(nèi)存設(shè)備。

IP核高度可配置，如每個流的操作模式、緩沖區(qū)大小和緩沖區(qū)地址。配置是通過內(nèi)存映射的從接口完成的，可以通過嵌入式CPU、FPGA管理程序或VHDL中的特定的應(yīng)用程序流配置控制器完成。

測試、執(zhí)行和金牌簽核技術(shù)的獨特融合使Achronix能夠在系統(tǒng)性規(guī)模層面更大限度地減少設(shè)計余量，實現(xiàn)更好的整體設(shè)計收斂，并幫助Achronix加速實現(xiàn)首次硅成功。

ASIC要考慮SCAN測試和BIST的問題，所以設(shè)計的時候還需要為SRAM做BIST插入，需要為SCAN預(yù)留接口，雖然大部分都是工具干的，但是經(jīng)常RTL作者也要手動做一些頂層工作，比如SCAN時鐘的來源等邏輯。

模塊化的通用驅(qū)動控制器IP核包括控制頻率超過200kHz的8個軸（即電機）所需的一切：從A/D轉(zhuǎn)換器接口到位置、速度和電流控制器，通過編碼器或解析器的位置檢測，功率級的控制邏輯。支持直流，無刷直流和2或3相步進電機。

在外形銀子受面積和功率限制的情況下，Fusion設(shè)計平臺可幫助Achronix實現(xiàn)具有市場塑造力的高帶寬計算所需的性能。

定制設(shè)計平臺有助于減少在7納米Speedster7t FPGA中設(shè)計、布局和模擬高性能定制電路所需的時間和精力，具有特定節(jié)點的特性，可提高開發(fā)者的工作效率。

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