集成電路的集成度越來越高，芯片的面積越來越小，芯片內(nèi)單元密度會隨之增加，這將為芯片的后端物理設(shè)計(jì)帶來諸多的挑戰(zhàn)。

該模塊基于FPGA+DAC的硬件結(jié)構(gòu)，采用軟件DDS原理方式來產(chǎn)生梳狀譜信號。

芯片面積的減小直接影響布線資源，導(dǎo)致布線擁塞，以此造成芯片線路無法繞通以及時序和串?dāng)_的問題。提出了一種改進(jìn)的電源網(wǎng)絡(luò)的布線方法，極大提升了信號線的走線空間利用率，有效解決了高集成度芯片的短路問題。

這三種方法在基本測試原理、設(shè)備配置要求、測試精度和適用環(huán)境等方面存在差異。

對三種方法的優(yōu)缺點(diǎn)進(jìn)行了詳細(xì)比較，并針對不同應(yīng)用條件提出了選用建議：如果只單純測量石英晶體諧振器頻率，選用頻譜儀測試法；

如果需要測量頻率的同時還需要知道頻率的特性等內(nèi)容，宜選用頻率計(jì)測試法；

示波器測試法則可用在對石英晶體諧振器頻率定性的粗測。此外，還根據(jù)各自的優(yōu)勢探討了儀器協(xié)作測試的可能性。

多通道接收機(jī)的通道間誤差校準(zhǔn)效率，設(shè)計(jì)并實(shí)現(xiàn)了一種低峰均功率比的數(shù)字梳狀譜校準(zhǔn)源模塊。

為了降低梳狀譜信號的峰均功率比，利用遺傳算法對信號的各個子載波的初始相位進(jìn)行了優(yōu)化，計(jì)算出一組優(yōu)于代數(shù)次優(yōu)解的初始相位組合，將峰均功率比從次優(yōu)解的4.98dB降低到了3.98dB，同時提高了梳狀譜信號的子載波功率和帶外雜散抑制，優(yōu)化了梳狀譜模塊的信號質(zhì)量。

模塊在梳狀譜信號輸出范圍170MHz~230MHz，頻譜間隔1MHz情況下，子載波功率為-35.5dBm，帶外雜散抑制為64dBc，完全滿足校準(zhǔn)源指標(biāo)要求。

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