多通道接收機的通道間誤差校準效率，設(shè)計并實現(xiàn)了一種低峰均功率比的數(shù)字梳狀譜校準源模塊。

該模塊基于FPGA+DAC的硬件結(jié)構(gòu)，采用軟件DDS原理方式來產(chǎn)生梳狀譜信號。

發(fā)射鏈路輸出功率21dBm，發(fā)射效率為15.7%，分別提升了1dB和9%。接收鏈路噪聲系數(shù)為8.72dB，降低了1.2dB。收發(fā)鏈路最大移相均方根誤差為5.12°和5.25°，分別下降了3.17°和1.75°。

模塊在梳狀譜信號輸出范圍170MHz~230MHz，頻譜間隔1MHz情況下，子載波功率為-35.5dBm，帶外雜散抑制為64dBc，完全滿足校準源指標要求。

開關(guān)頻率隨負載條件成比例下降。開關(guān)頻率沒有下限，可在輕載條件下達到可能的極高效率。

為了降低梳狀譜信號的峰均功率比，利用遺傳算法對信號的各個子載波的初始相位進行了優(yōu)化，計算出一組優(yōu)于代數(shù)次優(yōu)解的初始相位組合，將峰均功率比從次優(yōu)解的4.98dB降低到了3.98dB，同時提高了梳狀譜信號的子載波功率和帶外雜散抑制，優(yōu)化了梳狀譜模塊的信號質(zhì)量。

在8GHz~18GHz頻帶范圍內(nèi)，該芯片與基于端口駐波設(shè)計體系的原芯片相比，收發(fā)鏈路增益分別為6.5 dB和14dB，提升了超過2dB。

通過主動引入相鄰器件阻抗牽引效應(yīng)，并使其與級聯(lián)阻抗失配相抵消從而實現(xiàn)阻抗“預(yù)失配”的設(shè)計方案。對“預(yù)失配”的技術(shù)原理以及設(shè)計流程進行了簡要分析，并通過加工一款采用優(yōu)化設(shè)計方案的4通道X/Ku波段的射頻收發(fā)芯片，驗證了該設(shè)計方案的可實現(xiàn)性與有效性。

基于先進CMOS工藝進行了接收器的設(shè)計、仿真、后端設(shè)計實現(xiàn)和流片測試，仿真和流片后的板級測試結(jié)果均表明該接收器能夠?qū)νǖ姥舆t進行自動調(diào)節(jié)以對齊采樣相位，且最大的采樣相位調(diào)節(jié)范圍為±3bit，信噪比大于65dB，滿足了設(shè)計要求和應(yīng)用需求。

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