180 nm CMOS工藝設(shè)計了一個10 bit 20 MS/s采樣率的SAR ADC。該ADC采用分段式電容陣列設(shè)計，縮短了量化過程中大電容翻轉(zhuǎn)后所需要的穩(wěn)定時間，提高了量化速度。

此外，對不同結(jié)構(gòu)中電容翻轉(zhuǎn)后參考電壓的恢復(fù)時間進(jìn)行了建模分析，為分段式電容陣列對ADC量化速度的提高提供了理論支持。

對于專用指令處理器，其指令集通常為某一應(yīng)用領(lǐng)域而設(shè)計，通用處理器需要多條指令才能完成的運(yùn)算，專用指令處理器只需要一條指令就能夠完成，提高了處理器性能，但其指令與其他處理器的指令集不兼容，需要為其提供專用的集成開發(fā)環(huán)境

在紅外熱像儀圖像處理系統(tǒng)中利用AXI4總線構(gòu)建的多端口DDR存儲器訪問方案，并結(jié)合Xilinx Kintex-7系列FPGA與Micro DDR3對AXI4總線的接口進(jìn)行了設(shè)計與實(shí)現(xiàn)。由于加入了標(biāo)準(zhǔn)總線協(xié)議，該方案同樣支持其他系列FPGA、DDR，具備良好移植性與通用性。

通過集成開發(fā)環(huán)境完成軟件開發(fā)的代碼編程、調(diào)試與優(yōu)化。對于不同指令集的處理器，通常會有一個或多個軟件開發(fā)環(huán)境，比較知名的集成開發(fā)環(huán)境有桌面處理器的Visual Studio，ARM處理器的ADS、RVDS，單片機(jī)的Keil。

通過增加額外的解碼邏輯來增加每周期的解碼輸出位，但該種方法實(shí)現(xiàn)的時鐘速率較低。通過使用基于預(yù)測解碼的方法節(jié)省了預(yù)存解碼信息的硬件開銷，但帶來了額外的關(guān)鍵路徑延遲，且有較高的預(yù)測失誤懲罰，導(dǎo)致了較低的吞吐量。

適用于HEVC的多路并行硬件CABAC解碼器架構(gòu)。該CABAC解碼器采用multi-bin解碼方式，其吞吐量可達(dá)到3 026 Mbins/s。這種結(jié)構(gòu)改進(jìn)算術(shù)編碼（子區(qū)間重排序），縮短了關(guān)鍵路徑，但這種架構(gòu)前端的碼流控制容易出現(xiàn)性能瓶頸。

一種新穎、高效的比較器校準(zhǔn)方法，有效降低了比較器的失調(diào)電壓，進(jìn)一步提高了ADC的精度。

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