數(shù)據(jù)緩沖器件在當(dāng)今高速設(shè)計中有很多應(yīng)用，可把并行數(shù)據(jù)流延遲一段已知的恒定時間。 在網(wǎng)絡(luò)應(yīng)用中，非常普遍的情況是從起始單元獲得尋址信息（不管是源還是目標(biāo)）確定數(shù)據(jù)包是否應(yīng)保持、分開列入時間表或傳送到下一個結(jié)點。在atm、vci(virtual channel iden-tifier--虛擬通道識別）和vpi（virtual path identi fier--虛擬通路識別）標(biāo)準中心必須確定數(shù)據(jù)通路的適當(dāng)物理連接。為了執(zhí)行這些操作，輸入數(shù)據(jù)流必須延遲時間周期。延遲的長短與設(shè)計有并而且可變。 數(shù)據(jù)濾波應(yīng)用需要同樣的延遲功能來處理像素流。標(biāo)準行包含910個像素。用延遲910增量中的數(shù)據(jù)流并把這些分接點連到數(shù)字濾波器便可構(gòu)成一個有效的垂直濾波器。 本文描述如何用idt公司并行時鐘fifo實現(xiàn)并行數(shù)據(jù)延遲線。 用時鐘fifo可以實現(xiàn)很多的不同數(shù)據(jù)延遲應(yīng)用。idt722×0系列為延遲59，251，507，1019，2043和4091時鐘周期提供8位寬緩沖。idt722×1系列為延遲3～4096時鐘周期提供9位寬緩沖。雙fifo系列idt728×1可延遲3～4096時鐘周期，配置為18位緩沖器。18位寬idt722×5lb系列可提供更長的延遲。各種idt syncfifo延遲特性示于表1。 在所有情況下，讀和寫時鐘*rclk，wclk）引腳都連接到輸入數(shù)據(jù)時鐘源。可編程準全特征（paf）可引腳或準全特征（af）引腳連接到讀使能（ren）引腳（圖1）。對于有可編程特征位的器件，寫到全被償寄存器的數(shù)據(jù)將確定時鐘周期數(shù)，即數(shù)據(jù)從輸入到輸出的延遲時間。 在正常工作期間，寫使能引腳必須連接保持有效低態(tài)以達到所希望的恒定數(shù)據(jù)延遲。注意寫使能引腳不能直接連到地。 由idt722×1構(gòu)成的9位延遲線電路示于圖1。idt722×1系列fifo有9位輸入和輸出端口。這類器件的fifo深度m為64，256，512，1024，2048和4096字。它們具有可編程af和af標(biāo)志，使設(shè)計為員可以時鐘周期時間增量編程延遲值。paf補償值3給出最長延遲時間。 當(dāng)fifo達到af條件下paf將為低態(tài)，這由全補償寄存器中的數(shù)值確定。由于寄存器中的數(shù)值確定從標(biāo)志斷言到滿條件的地址數(shù)，同時延遲值實際上是從空的標(biāo)志斷言的地址數(shù)，所以必須進行少量計算以計算出正確補償值。從最大fifo深度減去所希望的時鐘延遲數(shù)再加2就得到全被償寄存器值。加2到計算中，其中1個周期延遲為從最后寫到標(biāo)志斷言的時間、一個周期為ren建立時間。下面的公式用于計算722x1和728x1系列全襝寄存器中數(shù)值：f=m-d+2 式中f：全補償寄存器值，m：最大fifo深度，d：所希望的延遲值（時鐘周期增量）。 可用下列操作為fifo輸入可編程補償：在復(fù)位時保持寫使能2/輸入（wen2/ld）為低態(tài)，然后變?yōu)檎９ぷ鞯母邞B(tài)。此操作之后，ld功能是有效的。當(dāng)wen1和wen2/ld引腳在寫時鐘上升沿保持低態(tài)時，pae和paf補償4個連讀寫時鐘沿輸入。 復(fù)位之后，被償寄存器置位到缺省值，可以簡化某些設(shè)計。表1列出不同idt fifo缺省設(shè)置所實現(xiàn)的延遲。用722x5 lb延遲元件的最大優(yōu)點是組合深度大于由菊花鏈器件簡單實現(xiàn)的4096個字。擴展深度可使延遲比單個fifo所達到的更長。用做延遲元件的idt722x5深度擴展電路示于圖2.把a和b相應(yīng)控制信號連接在一起可構(gòu)成18位寬fifo，它具有與9位寬fifo相同的定時和功能。 用雙syncfifo idt 728x1可構(gòu)成18位延遲元件（見圖3）。