摘 要：介紹V5接口測(cè)試的原理和V5測(cè)試儀對(duì)信號(hào)硬件接口的要求，詳細(xì)講述了Bt8510通信集成芯片在V5接口測(cè)試儀中的應(yīng)用。

    關(guān)鍵詞： V5接口 協(xié)議測(cè)試 E1/CEPT信號(hào) C通路 LAPD

    V5接口規(guī)定了本地交換機(jī)（LE）和接入網(wǎng)（AN）之間的電氣、物理、規(guī)程及協(xié)議要求，包括V501和V5.2接口。它是一個(gè)在接入網(wǎng)中適用范圍廣、標(biāo)準(zhǔn)化程度高的新型數(shù)字接口，對(duì)于設(shè)備的開發(fā)應(yīng)用、各種業(yè)務(wù)的發(fā)展和網(wǎng)絡(luò)的更新起著重要作用。 隨著V5接口協(xié)議的產(chǎn)品化，基于V5的交換機(jī)和接入網(wǎng)設(shè)備大量涌現(xiàn)。因此，對(duì)于接口的功能測(cè)試顯得尤為重要。另一方面，使用過程中產(chǎn)生的故障也可以由測(cè)試系統(tǒng)來定位。本文主要介紹了用于V5接口協(xié)議測(cè)試儀中的關(guān)鍵芯片之一Bt8510，利用它可以實(shí)現(xiàn)E1和ISDN的基本速率為2048kbi/s信號(hào)的成幀、控制和監(jiān)視功能，兼容現(xiàn)行的E1標(biāo)準(zhǔn)，以滿足V5測(cè)試儀對(duì)信號(hào)硬件接口的要求。

    １ 測(cè)試方法及硬件要求

    V5接口的測(cè)試原理有三種：測(cè)試儀模擬AN側(cè)測(cè)試對(duì)端LE側(cè)的V5功能；測(cè)試儀模擬ＬＥ側(cè)測(cè)試對(duì)端AN側(cè)的V5功能；測(cè)試儀作為監(jiān)視設(shè)備高阻跨接在LE和AN之間的線路上的工作，監(jiān)聽ＬＥ和AN之間傳遞的信息幀和分析二者的工作狀況。

    不管采用哪種測(cè)試方法，都需要測(cè)試儀有符合V5協(xié)議規(guī)程的硬件接口，這也是對(duì)測(cè)試儀的最基本要求�，F(xiàn)以V5.1 協(xié)議規(guī)程為例說明，由于V5.1接口由在ITU-TG.703和G.704/706中規(guī)定的2048kbit/s的單個(gè)鏈路構(gòu)成，這就需要一種電路，它必須可以處理符合ITU－TG.703（脈沖模型）、G.704(PCM-30)和G.706(CRC-4)等建議規(guī)定的電氣、物理、規(guī)程等特性的2048kbit/s鏈路信號(hào)。

    Brooktree公司生產(chǎn)的Bt8510芯片正是這樣一款高集成度的E1/CEPT信號(hào)控制器。它可以實(shí)現(xiàn)E1和ISDN的基本速率為2048kbit/s信號(hào)的成幀、控制和監(jiān)視功能，兼容現(xiàn)行的E1標(biāo)準(zhǔn)如ITU-T建議G.703、G.704、G.706和G.732，可以很好地滿足上述V5測(cè)試儀對(duì)信號(hào)硬件接口的要求。

    ２ Bt8510芯片

    Bt8510結(jié)構(gòu)框圖見圖１。主要由微處理器接口、發(fā)送器、接收器、滑動(dòng)緩沖區(qū)、LAPD控制器五部分組成。

    2.1 微處理器接口

    Bt8510提供一系列８位寄存器（包括控制寄存器、狀態(tài)寄存器、計(jì)錯(cuò)寄存器和緩沖寄存器），用于控制Bt8510以及錯(cuò)誤和報(bào)警監(jiān)測(cè)、數(shù)據(jù)監(jiān)測(cè)監(jiān)視等。它具有8bit并行微處理器接口，允許微處理器直接訪問其內(nèi)部寄存器。當(dāng)Bt8510與微處理器相連時(shí)，可以看作一個(gè)靜態(tài)RAM。微處理器在對(duì)Bt8510讀寫時(shí)通過硬件地址線邏輯信號(hào)將Bt8510的RAMEN引腳電平置“0”或“1”，直接讀寫控制寄存器和狀態(tài)寄存器，間接讀寫256字節(jié)的緩沖寄存器。

    Bt8510的寄存器可分為三類：控制寄存器、狀態(tài)寄存器、緩沖寄存器�？刂坪蜖顟B(tài)寄存器地址為0x00～0x1F（RAMEN=“0”），緩沖寄存器地址為0x00～0xFF（RAMEN=“1”）。 Bt8510通過管腳INT向微處理器提供中斷信號(hào)，中斷控制寄存器CR09用于配置中斷源，中斷方式為電平觸發(fā)方式。中斷源可以是：LAPD中斷、復(fù)幀結(jié)束信號(hào)、幀失步（OOF）信號(hào)、錯(cuò)誤計(jì)數(shù)器溢出等。具體是哪一類中斷，可通過讀取中斷狀態(tài)寄存器 SR13來確定。

    2.2發(fā)送器

    發(fā)送器部分由下列子塊構(gòu)成：DSO環(huán)回及空閑碼插入塊；幀定位及CRC-4碼插入塊；HDB3編碼塊；差分發(fā)送線路驅(qū)動(dòng)器。待發(fā)送的碼流及時(shí)鐘送至XPCMI和XCKI，然后在微處理器的控制下完成PCM空閑碼、凈荷環(huán)回和TS16的插入。復(fù)合串行數(shù)據(jù)進(jìn)行HDB3編碼后執(zhí)行零碼的插入，并且由單極性碼轉(zhuǎn)化成雙極性碼。最后，發(fā)送線路驅(qū)動(dòng)器通過外部變壓器和電阻組成的發(fā)送電路，將信號(hào)發(fā)送到物理層的E1線路。發(fā)送器電路利用XSYNCI信號(hào)保持與發(fā)送的輸入數(shù)據(jù)同步，該同步信號(hào)可作為發(fā)送信號(hào)的復(fù)幀參考信號(hào)。

    2.3 接收器

    接收器分為三部分分別為模擬接收器、時(shí)鐘提取電路、HDB3解碼及幀控制器。其中，幀控制器用于提取同步信號(hào)和檢測(cè)報(bào)警、錯(cuò)誤。接收的雙極性碼流可通過外部線路接口芯片或內(nèi)部模擬接收器及時(shí)鐘提取電路提供，時(shí)鐘提取電路主要由數(shù)字鎖相環(huán)DPLL構(gòu)成。模擬接收器使用自適應(yīng)判決電平，允許達(dá)15dB的電纜損耗。接收到的串行碼流由幀控制器檢查是否包含建議G.704規(guī)定的幀定位信號(hào)FAS、G.732規(guī)定的隨路信號(hào)（CAS）復(fù)幀以及G.706規(guī)定的CRC-4復(fù)幀。

    接收器可有選擇地提供內(nèi)