摘要：介紹AES中的字節(jié)替換算法原理并闡述基于FPGA的設(shè)計(jì)和實(shí)現(xiàn)。為了提高系統(tǒng)工作速度，在設(shè)計(jì)中應(yīng)用了流水線技術(shù)。最后利用MAXPLUS-II開發(fā)工具給出仿真結(jié)果，并分析了系統(tǒng)工作速度。
關(guān)鍵詞：AES；FPGA；字節(jié)替換；流水線技術(shù)
1 引言
隨著網(wǎng)絡(luò)技術(shù)和無線通信技術(shù)的飛速發(fā)展，人們對數(shù)據(jù)傳輸過程中的安全問題提出了迫切的要求，對于數(shù)據(jù)加密算述和技術(shù)研究也有越來越多的技術(shù)人員參與。目前，加密算法按照加密特點(diǎn)分為對稱密文和不對密文二大類。AES [1]（Advanced Encryption Standard）是NIST（National Institute of Suandard and T echnologies）繼2000年10月選擇Rijndael算法[2]之后，于2001年11月26日發(fā)布的新的對稱數(shù)據(jù)加密算法。
本文首先介紹AES中的SubBytes（字節(jié)替換）概貌，并解析出它使用的算法原理，然后論述基于FPGA技術(shù)對AES中的字節(jié)替換仿真的設(shè)計(jì)與實(shí)現(xiàn)。筆者在運(yùn)用FPGA技術(shù)的過程中完全采用NIST公司的AES算法標(biāo)準(zhǔn)。為了獲得在面積和速度上的最佳優(yōu)化，將流水線設(shè)計(jì)技術(shù)應(yīng)用到本設(shè)計(jì)中。另外，本文所得到的仿真結(jié)果是在MAXPLUS-II 10.0上運(yùn)用Verilog HDL硬件描述語言來實(shí)現(xiàn)的。

2 AES中的Subbytes算法描述
AES算法的核心有4種操作[3]：SubTytes（字節(jié)替換）、ShiftRows(行位移變換)、MixColumns（列混合變換）和AddRoundKey。這里，主要對SunBytes（字節(jié)替換）算法進(jìn)行描述。
2.1 SunBytes字節(jié)替換
字節(jié)替換重要的是將一個8位數(shù)據(jù)轉(zhuǎn)換為另一個不同的8位數(shù)據(jù)，這里要求一一對應(yīng)，并且替換結(jié)果不能超出8位。例如將00H轉(zhuǎn)換成63H。這個重要的特性正好符合Galois Field(GF)-伽羅瓦域特性。由于轉(zhuǎn)換的數(shù)據(jù)是8位的，所以符合GF（28）域特性，即GF（28）域中進(jìn)行的加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF（）域論是相當(dāng)深奧的，但GF（）域加法的最終結(jié)果卻很簡單，GF（）加法就是異或（XOR）操作。關(guān)于GF（）加法和乘法，將在2.3字節(jié)中進(jìn)行描述。
根據(jù)NIST描述的ASE算法標(biāo)準(zhǔn)，SunBytes字節(jié)替換連續(xù)進(jìn)行以下變換便可達(dá)到替換要求。
（1）在GF（28）域中進(jìn)行乘法變換，即實(shí)現(xiàn)多項(xiàng)式m(x)=x8+x4+x3+x+1變換，稱之為“multiplicative inverse”。
（2）在GF（28）域中進(jìn)行交換來實(shí)現(xiàn)如下矩陣，稱之為“affine transformation”。例如“CA”被變換成“ED”。

2.2 在GF（28）域中進(jìn)行的變換算法
上節(jié)所示的二種變換中第二種變換容易實(shí)現(xiàn)，而對于第一種變換，假設(shè)輸入為Y，則輸出應(yīng)為Y-1。在GF（28）域中滿足Y255=1[3]，所以Y-1=Y-1·Y255=Y254。根據(jù)這個公式我們就能將求逆變換Y-1轉(zhuǎn)變成在GF（28）域的乘法Y254運(yùn)算。

圖2

2.3 GF(28)域中的加法和乘法
GF（28）域的一個主要特點(diǎn)是加法或乘法操作的結(jié)果必須在{0x00 ...0xff}這組數(shù)中。雖然GF（）域論是相當(dāng)深奧的，但GF（28）域加法的最終結(jié)果卻很簡單。GIF[28]加法即就是異或（XOR）操作。而乘法運(yùn)算有點(diǎn)繁鎖。如果進(jìn)行乘法運(yùn)算的二個8位數(shù)為A=(a7,a6,a5,a4,a3,a2,a1,a0),B=(b7,b6,b5,b4,b3,b2,b1,b0)。
假設(shè)二個多項(xiàng)式為：
A(χ)=a7·χ7+a6·χ6+a5·χ5+a4·χ4+a3·χ3+a2·χ2+a1·χ1+a0
B(χ)=b7·χ7+b6·χ6+b5·χ5+b4·χ4+b3·χ3+b2·χ2+b1·χ1+b0
C(χ)=A(χ)×B(χ)=C14·χ14+C13·χ13+C12·χ12+C11·χ11+...
+C114=χ1+C0
C14=a7·b7
C13=(a7·b6)+(a6·b7)
·
·
C1=(a1·b0)+(a0·b1)
C0=a0·b0
其中：符號“·”指的是“與”操作，“+”指的是“異或”操作。
根據(jù)GF（28）域特性有
χ8=χ4+χ3+χ+1
χ9...χ14可以根據(jù)類型普通乘法運(yùn)算依次將上式兩邊同乘以χ得到。這樣，可以得到χ14=χ7+χ4+χ3+χ，所以，可以將C（χ）化簡成8位多項(xiàng)式：C（χ）=D（χ）=d7χ7+d6χ6+...+d1χ1+d0，具體操作可參考相關(guān)文獻(xiàn)。

圖3

3 FPGA的設(shè)計(jì)實(shí)現(xiàn)
3.1 總體框圖
若要在FPGA上實(shí)現(xiàn)如上所示的AES字節(jié)替換運(yùn)算，就要運(yùn)用2.1節(jié)所述的二種變換，如圖1所示的SunBytes替換整體結(jié)構(gòu)框圖，當(dāng)INV信號為“0”時，輸入數(shù)據(jù)為加密過程，先在GF（28）中進(jìn)行乘法運(yùn)算，然后送到GF（2）中進(jìn)行轉(zhuǎn)換運(yùn)算；當(dāng)INV信號為“1”時，輸入數(shù)據(jù)為解密過程，先在GF（2）中進(jìn)行解密運(yùn)算，然后計(jì)算GF（28）中乘法的逆運(yùn)算。相應(yīng)的FPGA實(shí)現(xiàn)的具體框圖如圖2所示。下面，對在FPGA中實(shí)現(xiàn)的具體框圖進(jìn)行介紹。

3.2 SENDER模塊
該模塊每個時鐘產(chǎn)生一個0~255的8位二進(jìn)制數(shù)據(jù)