來源：電子設計應用 作者：成都電子科技大學 李暉 田書林 葉發(fā)

    引言

    當前，許多領域越來越多地要求具有高精度a/d轉換和實時處理功能。同時，市場對支持更復雜的顯示和通信接口的要求也在提高，如環(huán)境監(jiān)測、電表、醫(yī)療設備、便攜式數(shù)據(jù)采集以及工業(yè)傳感器和工業(yè)控制等。傳統(tǒng)設計方法是應用mcu或dsp通過軟件控制數(shù)據(jù)采集的a/d轉換，這樣必將頻繁中斷系統(tǒng)的運行，從而減弱系統(tǒng)的數(shù)據(jù)運算能力，數(shù)據(jù)采集的速度也將受到限制。本文采用dsp+fpga的方案，由硬件控制a/d轉換和數(shù)據(jù)存儲，最大限度地提高系統(tǒng)的信號采集和處理能力。

    系統(tǒng)結構

    整個采集卡包括信號調理、數(shù)據(jù)采集、數(shù)據(jù)處理和總線接口設計。系統(tǒng)結構如圖1所示。

    圖1 系統(tǒng)結構框圖

    本文設計了具有信號衰減、增益放大和濾波等功能的信號調理電路，采用16位精度、最高采樣率為500ksps的a/d轉換器ad7676；數(shù)字系統(tǒng)設計利用fpga極其靈活、可編程的特點，選用altera公司fpga芯片ep2c8q208，完成精度校正和邏輯時序控制；dsp采用ti公司的tms320vc5416，使a/d轉換后的數(shù)據(jù)在傳輸?shù)缴衔粰C之前，進行數(shù)據(jù)整理、標記、打包以及數(shù)據(jù)預處理。數(shù)據(jù)采集卡可同時進行8通道數(shù)據(jù)采集，通道可進行衰減倍數(shù)、采樣速度以及放大增益設置。同時提供模擬輸出通道，用于實現(xiàn)波形產生和模擬驅動功能。能夠進行自動校準，保證數(shù)據(jù)采集的準確性。pci總線接口電路采用plx technology公司的pci總線接口芯片pci9030,完成數(shù)據(jù)采集和狀態(tài)、控制信號的傳輸。

    系統(tǒng)硬件電路設計

    數(shù)據(jù)采集模塊設計

    從傳感器送來的8路模擬輸入信號通過多路模擬開關adg507選擇進入模擬通道，如果多通道同時采集，則采用時分復用方式，由fpga依次控制各通道的通斷。模式選擇開關adg509為四選一模擬開關,可分別選擇被測模擬信號、標準參考電壓值或用于通道校準的、經(jīng)過dac轉換后的信號進入后級濾波衰減網(wǎng)絡電路。送入adc的信號要先經(jīng)過低通濾波,以濾除高頻噪聲。濾波電路設計為二階阻容低通濾波器，對頻率高于50khz的信號濾波。衰減電路設計為有源衰減，選用linear公司的差分放大器ltc1992，可完成輸入信號極性轉換,實現(xiàn)單端信號轉差分信號,同時通過由fpga控制繼電器選通不同的電阻網(wǎng)絡調整衰減倍數(shù)，可實現(xiàn)對不同電壓輸入范圍信號的調整，以滿足ad7676的輸入電壓范圍。信號增益可編程放大器ltc6911可通過編程設置以1、2、5步進變化的1 v/v~100 v/v增益倍數(shù) ，數(shù)據(jù)采集過程中通過fpga內部的比較電路自動調整增益放大器增益倍數(shù)，極大提高了對微弱信號的分辨能力。ad7676為差分信號輸入， max6325基準源提供基準為2.5v的參考電壓，采樣時鐘由晶振提供10mhz時鐘信號經(jīng)fpga內部分頻電路得到，單通道最高采樣率為500ksps。

    fpga電路設計

    fpga芯片也是一種特殊的asic芯片，屬于可編程邏輯器件，它是在pal、gal等邏輯器件的基礎上發(fā)展起來的。同以往的pal、gal等相比，fpga規(guī)模比較大，適合于時序、組合等邏輯電路應用。本文選用altera公司的fpga芯片ep2c8q208，完成數(shù)據(jù)采集卡的時序和地址譯碼電路設計。由于ep2c8q208有36個m4k ram，在fpga內部設計一個16位寬度、4kb深度的fifo，使用fifo提高數(shù)據(jù)采集卡對多通道信號的采集存儲能力。fifo有半滿、全滿、空標志位，當dsp檢測到半滿標志位時，fifo同時讀寫；全滿時只讀不寫；空時只寫不讀。a/d采樣控制信號由dsp通過fpga控制；dsp對采集后的數(shù)據(jù)進行進一步處理，以提高精度，也具有傳統(tǒng)cpu或mcu的功能，對時序、觸發(fā)、dma中斷請求作出相應處理。

    dsp電路設計

    dsp采用 tms320vc5416，它是16位定點dsp，具有高度的操作靈活性和很高的運行速度，采用改善的哈佛結構(1組程序存儲器總線，3組數(shù)據(jù)存儲器總線，4組地址總線)，具有專用硬件邏輯的cpu、片內128kb的存儲器、