在ＰＣ兼容系統(tǒng)中，主／ＰＣＩ橋也稱為北橋，用于連接主處理器總線和基礎(chǔ)ＰＣＩ局部總線（第一級ＰＣＩ總線）。北橋芯片內(nèi)通常集成有主存儲器控制器，因此處理速度很快。南橋芯片內(nèi)一般集成有ＩＤＥ控制器、ＵＳＢ和其它速度較慢的Ｉ／Ｏ控制器，因此處理速度相對較慢。南北橋構(gòu)成芯片組。

２ Wishbone片上總線技術(shù)

片上系統(tǒng)ＳＯＣ（Ｓｙｓｔｅｍ－Ｏｎ－Ｃｈｉｐ）技術(shù)近兩年發(fā)展迅速，越來越多的廠商開始開發(fā)自己的ＩＰ核，然后提供給系統(tǒng)集成者。而各廠商采用自己定義的ＩＰ核接口規(guī)范來開發(fā)產(chǎn)品，使得系統(tǒng)集成成為一個棘手的問題。為了提供ＩＰ核的可重用性，實現(xiàn)眾多廠商ＩＰ核的有效互連，片上總線ＯＣＢ（Ｏｎ－Ｃｈｉｐ－Ｂｕｓ）技術(shù)就應運而生了。目前在ＳＯＣ領(lǐng)域較有影響的三種片上總線標準為：ＩＢＭ公司的Ｃｏｒｅ-ｃｏｎｎｅｃｔ、ＡＲＭ公司的ＡＭＢＡ和ＳｉｌｉｃｏｒｅＣｏｒｐ公司的Ｗｉｓｈｂｏｎｅ總線。其中Ｗｉｓｈｂｏｎｅ總線已經(jīng)被全球最大的開放ＩＰ組織（Ｏｐｅｎｃｏｒｅｓ）列為主要支持的ＳＯＣ內(nèi)部互連總線協(xié)議。遵循Ｗｉｓｈｂｏｎｅ總線協(xié)議的ＩＰ核可以很快有效地集成到ＳＯＣ中。目前，Ｏｐｅｎｃｏｒｅｓ上很多開放的ＩＰ核接口都采用Ｗｉｓｈｂｏｎｅ總線設(shè)計。而且越來越多的ＩＰ核商用廠商也宣布支持Ｗｉｓｈ-ｂｏｎｅ總線協(xié)議。

Ｗｉｓｈｂｏｎｅ總線最大的特點是結(jié)構(gòu)簡單靈活，需要邏輯門少；同時完全免費、完全公開。Ｗｉｓｈｂｏｎｅ規(guī)范支持完整的普通數(shù)據(jù)傳輸協(xié)議，包括單個讀寫周期、塊傳輸?shù)�。�?shù)據(jù)總線寬度為８～６４位（寬度仍然可以擴展），地址總線可以達到６４位；最快時一個時鐘周期就可進行一次數(shù)據(jù)傳輸；支持握手協(xié)議，速率可以調(diào)整；支持出錯重試等。在Ｗｉｓｈｂｏｎｅ總線規(guī)范中，可使用Ｍａｓｔｅｒ／Ｓｌａｖｅ結(jié)構(gòu)實現(xiàn)非常靈活的系統(tǒng)設(shè)計。Ｍａｓｔｅｒ和Ｓｌａｖｅ有四種互連方式，分別為：點對點、數(shù)據(jù)流、共享總線和交叉互連。其中點對點方式是連接一個Ｍａｓｔｅｒ和一個Ｓｌａｖｅ最簡單的方式，使用起來非常方便。圖２給出了采用點對點互連方式的Ｗｉｓｈｂｏｎｅ主／從接口圖。其中ＳＹＳＣＯＮ為產(chǎn)生ＲＳＴ復位和ＣＬＫ時鐘信號的模塊，ＴＡＧＮ為用戶自定義信號。

Ｗｉｓｈｂｏｎｅ 在Ｍａｓｔｅｒ和Ｓｌａｖｅ之間使用的握手協(xié)議如圖３所示。當準備好傳輸數(shù)據(jù)時Ｍａｓｔｅｒ使ＳＴＢ Ｏ信號有效，ＳＴＢ Ｏ狀態(tài)將一直保持到Ｓｌａｖｅ的結(jié)束信號ＡＣＫ Ｏ、ＥＲＲ Ｏ 或 ＲＴＹ Ｏ對Ｍａｓｔｅｒ而言是ＡＣＫ ＩＥＲＲ Ｉ和ＲＴＹ Ｉ 之一聲明有效。Ｍａｓｔｅｒ在每一個ＣＬＫ Ｉ的上升沿對結(jié)束信號采樣如果該信號有效ＳＴＢ Ｏ信號變低。此外，Ｗｉｓｈｂｏｎｅ接口的兩邊都能夠完全控制數(shù)據(jù)傳送的速率。

３ PCI Bridge核

開放ＩＰ組織Ｏｐｅｎｃｏｒｅｓ提供的ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ提供了Ｗｉｓｈｂｏｎｅ片上系統(tǒng)總線和ＰＣＩ邏輯總線的接口。ＰＣＩ Ｂｒｉｄｇｅ Ｃｏｒｅ由兩個相對獨立的單元組成：一個單元處理由ＰＣＩ總線方啟動的數(shù)據(jù)交易，另一個單元則處理由Ｗｉｓｈｂｏｎｅ總線方啟動的交易。它是一個ＰＣＩ總線和Ｗｉｓｈｂｏｎｅ總線之間真正的橋。

ＰＣＩ 橋核支持３２位ＰＣＩ總線接口，并完全兼容ＰＣＩ２．２協(xié)議（支持６６ＭＨｚ規(guī)范）；它含有獨立的主橋、從橋功能模塊和完整的命令／狀態(tài)寄存器；支持Ｗｉｓｈｂｏｎｅ ＳＯＣ互連協(xié)議Ｂ版本（包括Ｂ１和Ｂ３）；此外，它可通過Ｗｉｓｈｂｏｎｅ接口支持３２位總線操作；并可配置片上ＦＩＦＯ。

３．１ ＰＣＩ Ｂｒｉｄｇｅ內(nèi)部結(jié)構(gòu)

ＰＣＩ橋核由兩個相對獨立的單元模塊組成：ＰＣＩ目標單元和Ｗｉｓｈｂｏｎｅ從單元。每個單元自身都有一套完整的功能來支持Ｗｉｓｈｂｏｎｅ和ＰＣＩ總線之間的交易。Ｗｉｓｈｂｏｎｅ從單元可作為ＰＣＩ橋中Ｗｉｓｈ-ｂｏｎｅ側(cè)的從設(shè)備和ＰＣ