迅速增加的數(shù)據(jù)、語音和視頻流量進(jìn)入城域網(wǎng)(man)后，服務(wù)于這些應(yīng)用的路由器必須能將多路的1 gbps數(shù)據(jù)流匯聚成高達(dá)40 gbps帶寬的數(shù)據(jù)流.為了保持線速性能，系統(tǒng)必須在出口端提供等于或高于進(jìn)入傳輸速率的信息包處理能力，或者對(duì)信息包進(jìn)行備份，這時(shí)緩沖就變得至關(guān)重要。

這些數(shù)據(jù)緩存的性能和效率對(duì)路由器和網(wǎng)絡(luò)的性能至關(guān)重要。網(wǎng)絡(luò)性能的主要威脅來自數(shù)據(jù)的重發(fā)。因此，城域邊緣的路由器必須能夠匯聚多個(gè)較低速率的接入線路，并將其轉(zhuǎn)發(fā)至高速核心連接而不致欠載。路由器也必須保證從更高速的核心網(wǎng)到邊緣網(wǎng)的數(shù)據(jù)分發(fā)操作不會(huì)超時(shí)。在任何情況下超過了數(shù)據(jù)緩存的最大能力，發(fā)送到 man 的任何額外數(shù)據(jù)都必須重傳。

因此，最大限度地降低系統(tǒng)延遲和確保系統(tǒng)最大吞吐量的關(guān)鍵是為具體應(yīng)用選擇合適的數(shù)據(jù)緩存。如果緩存過大，就會(huì)大幅度增加系統(tǒng)成本。如果過小，網(wǎng)絡(luò)就會(huì)溢出緩存并重發(fā)數(shù)據(jù)，導(dǎo)致性能下降。

這種考慮涉及三個(gè)主要因素：輸入數(shù)據(jù)的速率(入口線路)、輸出數(shù)據(jù)的速率(出口線路)及內(nèi)部處理時(shí)間需求。只要來自網(wǎng)絡(luò)的入口數(shù)據(jù)速率與回到網(wǎng)絡(luò)的出口數(shù)據(jù)速率相等，而且具有最小的處理需求，數(shù)據(jù)緩存即可保持相對(duì)較小。因?yàn)閮?nèi)部處理只增加很小的延遲，流量也比較穩(wěn)定，所以幾乎不需要存儲(chǔ)數(shù)據(jù)。不過，隨著系統(tǒng)執(zhí)行更高級(jí)別的處理，就必須增大緩存來消除處理功能帶來的延遲。突發(fā)流量對(duì)數(shù)據(jù)緩存的設(shè)計(jì)也有顯著的影響。如果入口數(shù)據(jù)速率隨著時(shí)間顯著變化并偶爾超過信息包處理器的能力，就必須適當(dāng)?shù)馗淖內(nèi)肟诰彌_器的尺寸，以解決與這些處理功能相關(guān)的延遲問題。

可編程邏輯器件的優(yōu)勢(shì)

在為這些應(yīng)用構(gòu)建緩沖子系統(tǒng)時(shí)，工程師傾向于首先考慮采用fpga，而不是現(xiàn)成的分立存儲(chǔ)器件。由于工程教育機(jī)構(gòu)日益依賴于 fpga 來教授電路設(shè)計(jì)的基礎(chǔ)知識(shí)。因此，大部分工程師都熟悉這種技術(shù)。fpga 有助于設(shè)計(jì)師隨時(shí)對(duì)他們的設(shè)計(jì)進(jìn)行重新配置，提供高度靈活性，并在短期內(nèi)完成硬件的測(cè)試。此外，由于這些工具常常是人們熟悉的，可以迅速轉(zhuǎn)變成最終解決方案。

現(xiàn)在，fpga 可提供數(shù)百萬的邏輯門和兆比特級(jí)的片上存儲(chǔ)器，設(shè)計(jì)師可將多個(gè) fifo集成到一個(gè)芯片上(見圖 1)。然而，在數(shù)據(jù)緩存需求比較高的城域邊緣網(wǎng)領(lǐng)域，設(shè)計(jì)師必須仔細(xì)評(píng)估他們所有的設(shè)計(jì)選擇。在某些情況下，設(shè)計(jì)師會(huì)發(fā)現(xiàn)可編程邏輯器件在給定性能或成本方面存在固有的局限性，而分立器件可提供更具吸引力的解決方案。

圖1 可集成多個(gè)fifo的fpga

例如，許多工程師沒有意識(shí)到，基于 fpga 的解決方案的性能會(huì)隨著滿足應(yīng)用需求的數(shù)據(jù)緩存大小的改變而變化。雖然現(xiàn)在的fpga 可以更高的時(shí)鐘速率運(yùn)行，當(dāng)設(shè)計(jì)師把越來越多的 fifo 映射到 fpga 時(shí)，他們面臨重大的性能局限性。設(shè)計(jì)師會(huì)使用來自 fpga 供應(yīng)商的工具，自動(dòng)地將多個(gè) fifo 映射到單個(gè)物理存儲(chǔ)器塊中，并創(chuàng)建在不同的fifo之間時(shí)域復(fù)用所需的邏輯。然而，采用這種復(fù)用方法，會(huì)使每個(gè)fifo端口的工作頻率與映射到設(shè)計(jì)中的 fifo 數(shù)量成反比。這是因?yàn)楫?dāng)每個(gè) fifo 獨(dú)立運(yùn)行時(shí)，整個(gè)存儲(chǔ)帶寬是共享的。當(dāng) fifo 器件的讀寫操作開始時(shí)，時(shí)序電路會(huì)在快速的 tdm 時(shí)鐘域中訪問物理存儲(chǔ)器。為了完成每次存儲(chǔ)器的存取，時(shí)序器必須將信息傳回到fifo端口的時(shí)鐘域。隨著 fpga 中fifo 數(shù)量的增加，時(shí)序電路的速度和時(shí)鐘域傳輸?shù)臄?shù)量將會(huì)嚴(yán)重限制 fifo 的性能。因此，一些fpga供應(yīng)商建議設(shè)計(jì)師把器件采用的 fifo 的數(shù)量控制在10個(gè)之內(nèi)�！�

高性能城域邊緣網(wǎng)路由器設(shè)計(jì)的存儲(chǔ)器密度也會(huì)影響 fpga 的性能。為了充分發(fā)揮性能，設(shè)計(jì)師很自然地優(yōu)先選擇內(nèi)嵌的數(shù)據(jù)緩沖器。所以，許多設(shè)計(jì)師選擇采用更高密度的 fpga 來滿足大型數(shù)據(jù)緩沖器的存儲(chǔ)需求。

然而，采用這種策略也會(huì)產(chǎn)生一些問題。當(dāng)設(shè)計(jì)師在 fpga 中使用大量存儲(chǔ)器時(shí)，一些存儲(chǔ)器將會(huì)進(jìn)一步遠(yuǎn)離i/o和邏輯門。這種存儲(chǔ)資源在芯片內(nèi)的分散將導(dǎo)致內(nèi)部寫脈沖隨線長(zhǎng)而變化，并延長(zhǎng)建立時(shí)間。在一些應(yīng)用中，fpga 中大型存儲(chǔ)陣列的使用可降低高達(dá)40%的芯片內(nèi)部速度。

解決該問題的一種方法是選擇更小和成本更低的 fpga實(shí)現(xiàn)控制邏輯，并采用外部分立存儲(chǔ)器來支持。設(shè)計(jì)師會(huì)采用外部sram來增強(qiáng) fpga 的存儲(chǔ)能力。fpga供應(yīng)商可提供預(yù)定義模塊，設(shè)計(jì)師可將其集成到 fpga 中，用以進(jìn)行外部存儲(chǔ)器管理。這種方法有助于設(shè)計(jì)師使用更小和更便宜的 fpga。

但是，由于fpga架構(gòu)固有的 i/o 局限性，這種方法為設(shè)計(jì)帶來了延時(shí)。在采用 fpga 和外部存儲(chǔ)器的設(shè)計(jì)中，數(shù)據(jù)通過 fpga 中比較慢的可編程門進(jìn)入緩沖器，然后子系統(tǒng)必須為控制器分配一個(gè)地址，并將數(shù)據(jù)轉(zhuǎn)移到外部存儲(chǔ)器。接下來，系統(tǒng)必須分配一個(gè)地址并把數(shù)據(jù)拖到外部存儲(chǔ)器中。這兩個(gè)操作必須通過 fpga 中比較慢的