Verilog HDL上拉、下拉電阻
發(fā)布時間:2008/6/3 0:00:00 訪問次數(shù):1664
上拉、下拉電阻有：
pullup pulldown
這類門設備沒有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門實例語句形式如下：
pull_gate[instance_name] (outputa);
門實例的端口表只包含1個輸出。例如：
pullup pup (pwr);
此上拉電阻實例名為pup，輸出pwr置為高電平1。
pullup pulldown
這類門設備沒有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門實例語句形式如下：
pull_gate[instance_name] (outputa);
門實例的端口表只包含1個輸出。例如：
pullup pup (pwr);
此上拉電阻實例名為pup，輸出pwr置為高電平1。
上拉、下拉電阻有：
pullup pulldown
這類門設備沒有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門實例語句形式如下：
pull_gate[instance_name] (outputa);
門實例的端口表只包含1個輸出。例如：
pullup pup (pwr);
此上拉電阻實例名為pup，輸出pwr置為高電平1。
pullup pulldown
這類門設備沒有輸入只有輸出。上拉電阻將輸出置為1。下拉電阻將輸出置為0。門實例語句形式如下：
pull_gate[instance_name] (outputa);
門實例的端口表只包含1個輸出。例如：
pullup pup (pwr);
此上拉電阻實例名為pup，輸出pwr置為高電平1。
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