肖特基勢壘 schottky—barrier
金屬和半導體接觸，也和pn結(jié)一樣在接觸處的半導體表面層內(nèi)，自然地形成了由半導體中的雜質(zhì)離子組成的空間電荷層或耗盡層。其中存在的電子或空穴的勢壘，叫做肖特基勢壘。
以金屬與n型硅接觸為例。n型硅的功函數(shù)一般比金屬的功函數(shù)小。金屬與n型硅接觸時，電子由硅流入金屬，在硅表面層內(nèi)出現(xiàn)由帶正電的雜質(zhì)離子組成的空間電荷層。其中存在由硅指向金屬的電場及電子勢壘。在平衡時，勢壘高度大到足以阻止電子進一步流向金屬，也就是說，越過勢壘流入金屬的電子流與由金屬流入半導體的電子流相等。這個勢壘就是肖特基勢壘。

肖特基勢壘和pn結(jié)勢壘—樣，也具有隨外加電壓改變的勢壘電容及整流作用。加上正向電壓(金屬接正)時，耗盡層中電場減小，勢壘降低，結(jié)果出現(xiàn)了由硅流向金屬的凈電子流。外加電壓反向時，耗盡層中的電場及勢壘高度和寬度增加，結(jié)果出現(xiàn)了由金屬流向硅的很小的電子流。所以，肖特基勢壘具有整流作用。
若硅摻雜很重，則勢壘很薄，通過接觸的電流主要是隧道電流。這時接觸沒有整流作用。通過接觸的電流基本上是多數(shù)載流子電流。但是，如果勢壘很高，則勢壘層中可能有較大的空穴密度。在正向時，可能有空穴由勢壘層擴散注入內(nèi)部中性n區(qū)，成為儲存電荷。
適當增大半導體的摻雜濃度，選用勢壘高度小的金屬—半導體接觸，可減小少數(shù)載流子注入現(xiàn)象。

sbd在ttl中起到的嵌位作用
肖特基勢壘二極管（sbd）具有可用于改善集成電路三個特點，即正向壓降低、開關(guān)時間短和反向擊穿電壓高。
由于ttl集成電路在提高電路速度時存在矛盾，即要想減少電路導通延遲時間，可以通過加大輸出管的基極驅(qū)動電流來實現(xiàn)，這勢必使輸出管在電路導通態(tài)的飽和深度增加，輸出管的基區(qū)和集電區(qū)的超量存儲電荷增加，在電路截止是加大了截止延遲時間；肖特基勢壘二極管與可能飽和的晶體管集電結(jié)正向并接，由于sbd正向壓降低的特點，是晶體管的飽和深度不能太深，從而有效的提高了電路速度。