actel公司日前宣布推出最新的libero集成設(shè)計(jì)環(huán)境(ide)6.2版本。新版本集成了最佳的設(shè)計(jì)工具，擁有設(shè)計(jì)分析和時序收斂的嶄新重要功能，使得現(xiàn)場可編程門陣列(fpga)設(shè)計(jì)人員在質(zhì)量、效率和功能方面獲得最好的效果。與libero6.2一同推出的還有actel全新smarttime靜態(tài)時序分析環(huán)境，能夠協(xié)助客戶分析和管理時序，進(jìn)行高級的時序驗(yàn)證，并通過與時序驅(qū)動布局布線緊密結(jié)合而保證可預(yù)測的時序收斂。

　　在這個libero版本中，actel和mentor進(jìn)一步合作，把mentorgraphics的世界級modelsimae仿真作為libero“gold”套裝的重要組成部分，liberogold套裝現(xiàn)可免費(fèi)提供給actel的所有客戶。此外，libero6.2ide也包括synplicity的增強(qiáng)綜合功能和magma

designautomation的物理綜合性能�，F(xiàn)時，libero更可運(yùn)行于linux和solaris平臺上。

　　actel反熔絲產(chǎn)品和工具市場總監(jiān)salonihoward-sarin稱：“actel將自行開發(fā)的工具和第三方eda解決方案結(jié)合在一起，所提供新的環(huán)境和方法能協(xié)助用戶通過更簡便和及時的途徑，達(dá)致其設(shè)計(jì)目標(biāo)。新版本liberoide包羅了用于設(shè)計(jì)分析和時序收斂的重要嶄新功能。用戶能將時序約束加諸于其設(shè)計(jì)中，管理和分析這些約束的影響，以及更有效地進(jìn)行設(shè)計(jì)的時序收斂，并同時實(shí)現(xiàn)更高性能。”

　　smarttime靜態(tài)時序分析引擎是由actel開發(fā)功能強(qiáng)大的新型多可視圖(multiview)產(chǎn)品，它能協(xié)助設(shè)計(jì)人員進(jìn)行詳細(xì)的時序分析，然后迅速決定實(shí)現(xiàn)設(shè)計(jì)收斂所需的步驟。smarttime

constraintseditor的可視功能允許用戶表列、編輯和建立精確的時序約束。它包含帶有可視對話的圖形用戶界面，引導(dǎo)用戶正確捕捉時序要求和例外情況。另一個可視產(chǎn)品smarttime

analyzer允許設(shè)計(jì)人員對每一個時鐘域執(zhí)行最小和最大的時序分析，并提供時鐘域之間的分析能力。

　　mentorgraphics的modelsim是以windows為基礎(chǔ)的一級仿真器，適用于vhdl、verilog或混合語言仿真環(huán)境。這種集成式modelsim驗(yàn)證和調(diào)試環(huán)境有助于設(shè)計(jì)人員更快地確定漏洞，現(xiàn)在已無限制地向actel所有客戶提供。

　　synplicity的synplifyfpga綜合軟件提供了一項(xiàng)嶄新功能，可向前注釋synopsys

design constraints(sdc)和物理約束，使libero6.2ide自動輸入用戶定義的約束，然后進(jìn)行管理、跟蹤，并轉(zhuǎn)送到設(shè)計(jì)實(shí)現(xiàn)，讓設(shè)計(jì)人員迅速地完成時序收斂。此外，該軟件現(xiàn)在還包括關(guān)鍵路徑再綜合，能提高以actelaxcelerator系列fpga為基礎(chǔ)設(shè)計(jì)的結(jié)果質(zhì)量(qor)。

magmadesignautomation的palace物理綜合軟件現(xiàn)也支持actel的axcelerator系列產(chǎn)品。全自動的palace軟件具備多種先進(jìn)技術(shù)，包括多時鐘再定時、特殊結(jié)構(gòu)映射、約束驅(qū)動和位置導(dǎo)引優(yōu)化等。

actel的libero6.2ide備有可在windows和unix平臺運(yùn)行的platinum版本，也有只在windows平臺運(yùn)行的gold版本(客戶免費(fèi))。actel的libero6.2ide集成了來自eda伙伴先進(jìn)的設(shè)計(jì)工具，包括magma、mentorgraphics、synapticad和synplicity等各大eda公司，以及由actel定制開發(fā)的工具，集成至單一fpga開發(fā)套裝中。libero工具套裝支持混合模式設(shè)計(jì)輸入，讓設(shè)計(jì)人員可選擇在設(shè)計(jì)中將高級vhdl或veriloghdl語言模塊與原理圖模塊混合起來。