1 設(shè)計思路

　　隨著實時數(shù)字信號處理技術(shù)的發(fā)展，arm、dsp和fpga體系結(jié)構(gòu)成為3g移動終端實現(xiàn)的主要方式。本文的設(shè)計通過arm對目標(biāo)及環(huán)境進行建模、運算，生成網(wǎng)絡(luò)協(xié)議仿真數(shù)據(jù)庫，應(yīng)用dsp進行數(shù)據(jù)調(diào)度、運算和處理，最后形成所需的調(diào)幅、調(diào)相、調(diào)頻等控制字，通過fpga控制收發(fā)器芯片產(chǎn)生射頻模擬信號。利用數(shù)字芯片之間的通用性，arm與dsp間的通信，不僅能實時處理接收和發(fā)送的數(shù)據(jù)，還可以適應(yīng)不同移動網(wǎng)絡(luò)的具體要求，同時方便加載新的程序。fpga數(shù)字頻率合成技術(shù)以其在頻率捷變速度、相位連續(xù)性、相對帶寬、高分辨率以及集成化等方面的優(yōu)異性能，為 3g移動終端射頻信號模擬的實現(xiàn)方式提供了選擇。

　　2 硬件實現(xiàn)

　　本系統(tǒng)主要部分是arm主控模塊、dsp實時數(shù)據(jù)處理模塊和fpga信號生成模塊。arm主控模塊實現(xiàn)物理層與協(xié)議棧的通信，接收高層的指令，執(zhí)行相應(yīng)的任務(wù)。如協(xié)議棧需要在某些子幀中的某個或幾個上行時隙發(fā)送數(shù)據(jù)到核心網(wǎng)，在某些子幀中的某個或幾個下行時隙接收核心網(wǎng)的數(shù)據(jù)，這時把所有的指令和數(shù)據(jù)都存放在同步動態(tài)隨機存儲器(sdram)中，然后通知dsp去執(zhí)行。dsp實時數(shù)據(jù)處理模塊得到數(shù)據(jù)和命令后，首先處理發(fā)送數(shù)據(jù)，對數(shù)據(jù)進行信道編碼調(diào)制、crc附著、交織、擴頻調(diào)制等，然后處理接收數(shù)據(jù)，如信道估計、去干擾、crc校驗、信道解碼、解擴、唯特比解碼等。fpga為信號生成模塊，管理26 m時鐘，進行分頻的任務(wù)，控制模擬基帶(abb)的自動發(fā)送功率控制(apc)、自動接收增益控制(agc)、自動頻率控制(afc)等，同時也實時控制射頻(rf)的工作。當(dāng)dsp中的一些算法非常穩(wěn)定后，可以用fpga來實現(xiàn)這些算法，減少dsp的處理負擔(dān)。其硬件電路如圖1所示。

　　2.1 接口

　　arm與dsp的數(shù)據(jù)交換是通過雙口隨機存儲器(ram)來實現(xiàn)的，即圖1中的sdram，起到上下行控制命令、參數(shù)和數(shù)據(jù)等緩存和交換的作用。這里收發(fā)雙口ram數(shù)據(jù)線的位數(shù)大小為16 bit， sdram 存儲大小為128 m。硬件中斷信號線8(int8)與硬件中斷信號線9(int9)每5 ms相互產(chǎn)生一次，等于td-scdma空口信號的子幀中斷，同時也可以作為arm與dsp的控制命令、響應(yīng)來實現(xiàn)arm與dsp之間的通信。

　　fpga的主要的接口有data_out[15:0]接口，與數(shù)模轉(zhuǎn)換器(a/d)接口和與rf接口。

　　data_out[15:0]接口用來輸出fpga運算的結(jié)果，與dsp的數(shù)據(jù)總線掛接在一起，在fpga內(nèi)部設(shè)置一個三態(tài)門，開門信號就是 fpga的片選信號ce。當(dāng)ce不選通的時候，三態(tài)門輸出為高阻狀態(tài)，不會影響dsp的數(shù)據(jù)總線。在每一個樣點間隔的時間內(nèi)，fpga運算出相關(guān)值的實部和虛部，將它們分別鎖存在4個16 bit的鎖存器中，并將與dsp相連的data_ready信號置高電平，表示數(shù)據(jù)已經(jīng)準(zhǔn)備好。dsp檢測到data_ready為高后會進行讀操作，用地址總線的高幾位產(chǎn)生出片選信號將fpga選通，通過地址總線的低兩位a0、a1來選擇4個鎖存器的其中一個，依次讀取實部和虛部兩個32位數(shù)的高16位和低16位。fpga內(nèi)部會對dsp的讀操作計數(shù)，確認數(shù)據(jù)分4次讀出后，則將data_ready置低，直到下一次運算完畢后再抬高。fpga的頻率、相位和幅度控制字的設(shè)置和控制信號的產(chǎn)生由tms320c5510完成，fpga可以看作是異步存儲設(shè)備與tms320c5510的外存儲器接口 (emif)相連，emif采用32 bit總線。

　　與數(shù)模轉(zhuǎn)換器(a/d)接口的a/d一端連接abb，另一端連接fpga，傳輸要發(fā)送的數(shù)據(jù)和移動網(wǎng)絡(luò)接收的數(shù)據(jù)。在與a/d的接口部分中，有 3個輸入端rif、ps和clk。rif用來串行輸入a/d轉(zhuǎn)換來的樣點值;ps為幀同步信號，它在輸入到fpga后用來驅(qū)動fpga內(nèi)部的總體控制模塊;clock為移位時鐘，它控制a/d與fpga之間數(shù)據(jù)串行傳輸?shù)囊莆弧?/p>

　　與rf接口主要是用來控制發(fā)送和接收rf芯片工作。

　　2.2 主控模塊

　　主控模塊負責(zé)控制和協(xié)調(diào)各種工作，arm采用ti公司生產(chǎn)的開放式多媒體應(yīng)用平臺(omap)微處理器，通過集成鎖相環(huán)倍頻系統(tǒng)主頻可以達到 66 mhz，最大外部存儲空間可達256 mb，片上資源豐富，外圍控制能力強性價比高。由它控制dsp模塊接收網(wǎng)絡(luò)發(fā)送的命令及參數(shù)，實現(xiàn)無線自由的協(xié)議通信。

　　2.3 實時數(shù)據(jù)處理模塊

　　實時數(shù)據(jù)處理模塊[1]通過共享內(nèi)存與arm實現(xiàn)發(fā)送的命令、傳輸參數(shù)和數(shù)據(jù)，根據(jù)設(shè)定的移動終端工作狀態(tài)，如cell search、隨機接入過程(ra)、專用控制信道(dcch)，及目標(biāo)、環(huán)境的實時動態(tài)計算fpga的控制字。同時也通過共享內(nèi)存上報從網(wǎng)絡(luò)接收的數(shù)據(jù)和信息傳輸給arm;通過鎖存器向處理板提供控衰減控制信號實現(xiàn)睡眠，來達到省電。dsp采用ti公司c5000系列中的tms320c5510，系統(tǒng)時鐘達600 mhz，數(shù)據(jù)處理速率可以達到4 800 mips。提供32/16 bit主機口，具有兩個獨立的外部存儲器接口，其中emif支持64 bit總線寬度。

　　2.4 fpga模塊設(shè)計

　　本文的設(shè)計采用stratix系列芯片，內(nèi)嵌多達10 mbit的3種ram塊：512 bit容量的小型ram、4 kb容量的標(biāo)準(zhǔn)ram、512 kb的大容量ram。fpga模塊具有true_lvds電路