我們都知道即使硅片百分之百完美，如果芯片到芯片通信鏈接的任何一個元件（比如封裝，連接頭或電路板）損壞，目標(biāo)系統(tǒng)可能仍然不能正常工作。許多封裝、連接器和pcb供應(yīng)商也許被系統(tǒng)設(shè)計師追逼著控制他們的加工容差。

　　但是，除非所有供應(yīng)商一致加強規(guī)范，例如一個有正負(fù)5%容差的連接器對pcb正負(fù)10%容差的系統(tǒng)可能收效不大。為了優(yōu)化系統(tǒng)設(shè)計，設(shè)計師需要研究每個元件的因果關(guān)系。迄今為止，我們沒有dfm工具來處理諸如此類的設(shè)計問題。

　　在預(yù)布局設(shè)計階段，高速系統(tǒng)或信號完整性工程師通常只能進(jìn)行有限的spice仿真。為確保系統(tǒng)工作正常，需要對能覆蓋所有加工容差的邊界情形進(jìn)行仿真。

　　例如，pcb內(nèi)的金屬線寬變化、介電堆疊高度、介電質(zhì)常數(shù)和損耗正切值全部都能影響阻抗和衰減。然而，僅有較大規(guī)模公司的工程師才可能有資源來定制自有的腳本，來進(jìn)行上千次仿真工作，然后再對結(jié)果進(jìn)行處理。即便這樣，對哪種變量進(jìn)行掃描仍然沒有定義完好的標(biāo)準(zhǔn)。

　　最明顯缺乏的是封裝和連接器的邊界模型。對于高速設(shè)計，這些模型只能通過與頻率相關(guān)的s參數(shù)來精確定義。然而，極少有供應(yīng)商提供好的s參數(shù)模型，更不用說在寬范圍頻率內(nèi)的邊界模型了。

　　在后布局驗證階段，需要進(jìn)行復(fù)雜pcb的精確提取和仿真，以計算詳細(xì)的轉(zhuǎn)角和彎曲。可是，幾乎沒有工具可用。

　　很明顯，需要通用的pcb設(shè)計和驗證方法。那么，我們需要些什么呢？

　　讓我們關(guān)注兩大領(lǐng)域。對預(yù)布局設(shè)計，舉例來說，最好有g(shù)ui驅(qū)動的線路圖輸入編輯器，使設(shè)計師能容易地輸入每個元件的變化，仿真并處理結(jié)果，報告每個變量的產(chǎn)生和影響。

　　對后布局驗證，dfm工具需要能自動調(diào)整版圖以覆蓋邊界情形，采用快速的全波提取器來提取寄生參數(shù)，在電路仿真中用i/o晶體管邊界模型仿真。

　　只有當(dāng)設(shè)計師在設(shè)計和驗證內(nèi)都考慮了工差，他們才能說做了可制造性設(shè)計。只有當(dāng)工具供應(yīng)商認(rèn)識到芯片只是子系統(tǒng)——比如pcb——的一部分，那么dfm最終才能與開發(fā)終端產(chǎn)品的客戶真正相關(guān)起來。