對于那些時鐘頻率低于100MHz、存儲器密度低于512K數(shù)據(jù)緩沖應(yīng)用來說，將該設(shè)計集成到一個單FPGA中常常能夠提供最理想的解決方案。然而，隨著緩沖存儲器的需求增長和時鐘頻率的增加，設(shè)計者會發(fā)現(xiàn)采用分立FIFO和多端口存儲器的高性能和低成本特性將會提供獨特的優(yōu)勢。
FPGA為工程師提供了一個創(chuàng)建硬件原型的平臺，其可重復(fù)編程和擦寫的功能使設(shè)計工程師有能力來不斷完善設(shè)計，這些特性也引起了教育機構(gòu)的廣泛關(guān)注。采用FPGA，學(xué)生們能快速建立基本的系統(tǒng)架構(gòu)和研究基本邏輯和存儲器的操作。此外，F(xiàn)PGA固有的可重新編程特性可以讓學(xué)生們快速學(xué)習(xí)不同的設(shè)計選項和演示“假設(shè)分析”。同時也使教授們能夠應(yīng)對技術(shù)方面的持續(xù)變化，并采用適當?shù)慕Y(jié)構(gòu)和課程保持與行業(yè)趨勢的一致。最重要的是，學(xué)生們采用FPGA可以節(jié)省大量在電路板上為芯片布線的時間，把更多的精力投入到設(shè)計方面而不是構(gòu)建方面。
在這些課程中，該技術(shù)被廣泛地應(yīng)用在系統(tǒng)和計算機架構(gòu)中，許多年輕的工程師在工作中考慮潛在設(shè)計選項時首先想到可編程邏輯。然而，隨著對可編程邏輯的日益依賴也給教授電路設(shè)計帶來了經(jīng)常被忽略的一些問題，這使許多年輕的工程師在創(chuàng)建系統(tǒng)時，沒有意識到現(xiàn)在有許多可選擇的技術(shù)能夠解決他們在設(shè)計方面的挑戰(zhàn)。在許多情況下，這種行業(yè)選擇的知識缺乏與實踐設(shè)置經(jīng)驗的缺乏是有關(guān)系的，這種專門技術(shù)的缺乏直接影響到他們設(shè)計高性能、低成本產(chǎn)品的能力。

圖1：用于高性能路由器的40Gbps解決方案。
內(nèi)嵌的緩沖存儲器
這種趨勢的最好例子就是內(nèi)嵌的數(shù)據(jù)緩沖存儲應(yīng)用。多年來，F(xiàn)IFO和多端口存儲器一直是資深設(shè)計工程師創(chuàng)建高性價比的數(shù)據(jù)緩沖子系統(tǒng)的事實上的標準。然而，隨著FPGA存儲器密度的增加，設(shè)計工程師們已經(jīng)選擇使用片上存儲器替代分立的FIFO或多端口存儲器的功能。 對高級系統(tǒng)來說，把分立的FIFO或多端口存儲器功能集成到FPGA似乎很有意義。將多個數(shù)據(jù)緩沖器和數(shù)據(jù)控制功能集成一個芯片中，提供了一個更為優(yōu)秀的解決方案。其吸引力在于能使設(shè)計工程師減少元件數(shù)量和最大限度地縮小電路板的空間需求。為了幫助設(shè)計工程師，F(xiàn)PGA供應(yīng)商提供了一系列標準化的設(shè)計構(gòu)建模塊來加速開發(fā)進程。
但是，優(yōu)秀的解決方案需要一定的成本，高密度的FPGA并不便宜。當數(shù)據(jù)總線速度超過100MHz，同時需要更高密度的緩沖器時，那就要更加昂貴的FPGA。性能也可能成為一個問題。當工程師把FIFO或多端口存儲器功能集成到可編程邏輯單元時，一些性能局限并不是顯而易見的。在許多情況下，采用分立元件或結(jié)合小型FPGA可以提供更為理想的解決方案。
在沒有意識的情況下問題產(chǎn)生了。假定教育機構(gòu)過分依賴可編程邏輯，那么今天的許多工程師就失去了對分立的專用存儲器最新發(fā)展的認識，例如FIFO和多端口存儲器�，F(xiàn)在，半導(dǎo)體供應(yīng)商可提供密度范圍高達18Mb的FIFO器件。讀寫端口能夠完全獨立地以高達250MHz的速度運行，而且DDR選項能使每個端口性能提高達20Gbps。眾多的可選擇端口特性使用戶可選擇總線的寬度、I/O電壓、數(shù)據(jù)速率和同步或異步操作。集成標記運算(flag operation)增加了器件的功能，最重要的是，整個產(chǎn)品線的引腳兼容性使設(shè)計工程師很容易升級到更高的密度和速度。
多端口存儲器有類似的發(fā)展過程。設(shè)計工程師可選擇每個端口不同總線寬度，支持8到72位之間的器件。這些器件在同步模式下速度高達200MHz或在異步模式訪問速率達10ns，同時密度高達36Mb。目前器件可支持的內(nèi)核電壓范圍為5V、3.3V、2.5V或1.8V，I/O電壓為5V、3.3V、2.5V，可選擇3.3V/2.5V或1.8V。還有許多特殊功能可供使用，包括全邊界計數(shù)器(full-boundary counter)、獨立字節(jié)使能、沖突檢測、中斷、旗語和忙仲裁。
內(nèi)嵌數(shù)據(jù)緩存的性能局限性
當一直被教育使用FPGA的工程師設(shè)計數(shù)據(jù)緩沖子系統(tǒng)時，他們自然地傾向于把FIFO設(shè)計成FPGA。然而許多人沒有意識到，因為他們設(shè)計中的FIFO數(shù)量的增加使他們面臨著性能局限性的問題。通常，這些工程師使用來自主要供應(yīng)商的工具，自動地將多FIFO映射到單個物理存儲器模塊中，在多個特定用戶FIFO之間產(chǎn)生時間域復(fù)用所需的邏輯。然而，因為每個獨立的FIFO端口必須一起進行復(fù)用，所以每個FIFO端口的最高工作頻率與映射到設(shè)計中的FIFO的數(shù)量成反比。

圖2：低功耗雙端口器件是多媒體智能電話的理想之選。
當每個FIFO器件利用其時鐘獨立運行時，數(shù)據(jù)、控制輸入和狀態(tài)標記、FIFO之間總的存儲帶寬是共享的。當一個FIFO器件的讀寫操作啟動時，定序器(sequencer)電路會在快速的時分復(fù)用(TDM)時鐘域存取物理數(shù)據(jù)。之后，定序器電路快速訪問TDM時鐘域的物理存儲器。然后，定序器把信息傳回到FIFO端口的時鐘域完成存儲存取。因為時鐘域的傳輸，F(xiàn)IFO器件的性能受到定序器電路的速度和使用的FIFO數(shù)量固有的限制。實際上，一些領(lǐng)先FPGA供應(yīng)