如圖所示為uart irda系統(tǒng)框圖，其中16倍的時(shí)鐘來(lái)源于外部分立器件或uart接口。

　　如圖 uart irda系統(tǒng)框圖
　　本設(shè)計(jì)中提供的verilog源程序包括了uart的發(fā)送模塊和接收模塊，發(fā)送數(shù)據(jù)和接收數(shù)據(jù)通過(guò)一個(gè)8位的并行口傳遞。設(shè)計(jì)中提供的irda的verilog源碼模擬了安捷倫的hsdl-7000器件，其中包含編解碼部分，每個(gè)編解碼操作都是在16倍的時(shí)鐘的驅(qū)動(dòng)下完成的。而且此時(shí)鐘滿(mǎn)足的條件為初始化時(shí)，irda的數(shù)據(jù)速率為9.6 kb/s，之后調(diào)整到16倍波特率。

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