非均勻采樣系統(tǒng)的實(shí)現(xiàn)可以包括兩個(gè)方面：

　�。�1）對(duì)信號(hào)進(jìn)行非均勻采樣得到非均勻采樣信號(hào)；

　�。�2）進(jìn)行非均勻采樣算法處理。

　　前一個(gè)方面主要是硬件實(shí)現(xiàn)的問(wèn)題，即如何在硬件上實(shí)現(xiàn)對(duì)信號(hào)的非均勻采樣，后一個(gè)方面主要是選擇合適的處理算法，以便對(duì)信號(hào)進(jìn)行適當(dāng)?shù)奶幚�，得到所需的結(jié)果。

　　從一般意義上來(lái)看，信號(hào)的每個(gè)采樣點(diǎn)需要兩個(gè)量來(lái)代表：采樣值大小和采樣時(shí)間。對(duì)于均勻采樣，由于任何兩個(gè)采樣點(diǎn)的間隔都是相等的，因此，均勻采樣只需要記錄采樣值和標(biāo)記采樣點(diǎn)的順序即可。但是，對(duì)于非均勻采樣，由于采樣點(diǎn)的間隔是不相等的，因此，非均勻采樣除了要記錄采樣值大小以外，還需要記錄采樣時(shí)間。在實(shí)際實(shí)現(xiàn)中，非均勻采樣必須考慮如何在特定的時(shí)間點(diǎn)上進(jìn)行采樣，這在對(duì)采樣時(shí)間的精度要求很高時(shí)，會(huì)非常難以實(shí)現(xiàn)。比如，要對(duì)1ghz的正弦信號(hào)進(jìn)行采樣，則采樣時(shí)間的精度就必須是幾個(gè)ps。

　　對(duì)信號(hào)進(jìn)行非均勻采樣的關(guān)鍵是如何精確控制ado進(jìn)行采樣。有兩種方法可以采用：（1）產(chǎn)生非均勻的采樣時(shí)鐘送往adc；（2）ado的采樣時(shí)鐘是均勻時(shí)鐘，但是，通過(guò)控制ado什么時(shí)候開(kāi)始工作來(lái)實(shí)現(xiàn)非均勻采樣。這兩種方法都需要非均勻的控制信號(hào)。按照非均勻采樣的理論，每個(gè)采樣點(diǎn)的采樣時(shí)間應(yīng)該是完全隨機(jī)的，但是這在實(shí)際實(shí)現(xiàn)中是不可能的或者很難實(shí)現(xiàn)。因此，可以選擇偽隨機(jī)采樣脈沖或者偽隨機(jī)控制信號(hào)。偽隨機(jī)采樣脈沖或者偽隨機(jī)控制信號(hào)的實(shí)現(xiàn)如圖1所示。

圖1 偽隨機(jī)采樣脈沖產(chǎn)生電路

　　圖1中，兩個(gè)偽隨機(jī)碼產(chǎn)生電路產(chǎn)生偽隨機(jī)碼序列，分別送往計(jì)數(shù)器1和計(jì)數(shù)器2，作為計(jì)數(shù)器的預(yù)設(shè)值；計(jì)數(shù)器對(duì)高頻時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器溢出時(shí)，就會(huì)產(chǎn)生一個(gè)脈沖；控制電路實(shí)現(xiàn)控制計(jì)數(shù)器1和計(jì)數(shù)器2的切換。由于偽隨機(jī)碼產(chǎn)生電路產(chǎn)生的數(shù)值是偽隨機(jī)的，因此計(jì)數(shù)器輸出脈沖的寬度也是偽隨機(jī)的。最后，兩個(gè)計(jì)數(shù)器產(chǎn)生的偽隨機(jī)脈沖經(jīng)過(guò)脈沖合成電路，形成所需要的偽隨機(jī)采樣脈沖或者偽隨機(jī)控制信號(hào)。

　　根據(jù)上面的論述，非均勻采樣系統(tǒng)的實(shí)現(xiàn)框圖如圖2所示。

　　非均勻采樣系統(tǒng)的硬件采用dsp和cpld（可編程邏輯器件）精確控制ad的采樣時(shí)間，實(shí)現(xiàn)非均勻采樣，在dsp中進(jìn)行信號(hào)分析和處理，得到非均勻采樣信號(hào)的頻譜。硬件系統(tǒng)總框圖如圖3所示。

　　圖2 均勻采樣實(shí)現(xiàn)的原理框圖 圖3 系統(tǒng)硬件框圖

　　圖3所示中，時(shí)鐘芯片提供均勻時(shí)鐘到dsp和cpld，dsp和cpld根據(jù)該時(shí)鐘正常工作。dsp輸出一個(gè)決速的時(shí)鐘信號(hào)到cpld，cpld將該時(shí)鐘信號(hào)進(jìn)行延時(shí)和分頻，得到一個(gè)較慢的非均勻時(shí)鐘信號(hào)，該非均勻時(shí)鐘的時(shí)間間隔為事先約定，這些時(shí)間間隔也存儲(chǔ)在dsp芯片中，以供非均勻采樣算法隨時(shí)調(diào)用。cpld輸出非均勻時(shí)鐘信號(hào)到ad芯片，ad芯片根據(jù)該時(shí)鐘信號(hào)將模擬信號(hào)轉(zhuǎn)換成數(shù)字信號(hào)，該數(shù)字信號(hào)就是非均勻采樣信號(hào)。ad芯片通過(guò)db數(shù)據(jù)總線將非均勻采樣信號(hào)送到dsp，dsp對(duì)采樣信號(hào)進(jìn)行算法處理，得到處理結(jié)果。dsp芯片將處理后的結(jié)果通過(guò)usb芯片送到pc，以供迸一步的信號(hào)分析、信號(hào)顯示、存儲(chǔ)或者通過(guò)internet傳輸?shù)狡渌到y(tǒng)。圖中jtag為dsp的仿真接口，提供整個(gè)系統(tǒng)的仿真調(diào)試。

　　根據(jù)以上分析，非均勻采樣硬件實(shí)現(xiàn)主要包括以下幾個(gè)部分：信號(hào)調(diào)理電路、非均勻采樣脈沖產(chǎn)生電路、采樣與數(shù)據(jù)處理單元及pc接口。

　　信號(hào)調(diào)理電路的功能主要是把輸入信號(hào)轉(zhuǎn)換成符合ad模塊要求的信號(hào)，送往ad模塊進(jìn)行采樣。其電路連接如圖4所示。

　　非均勻采樣脈沖產(chǎn)生電路由可編程邏輯器件（cpld）來(lái)實(shí)現(xiàn)的。cpld選用xilinx公司xc9500xl系列中的xc95144xl，其工作頻率高達(dá)177mhz；內(nèi)含144個(gè)宏單元，有3200個(gè)門(mén)可供用戶使用，最大117個(gè)可用lo口；3.3v工作電壓，可接受5v、3．3v和2.5v電平的信號(hào)。

　　在本實(shí)現(xiàn)方案中，cpld輸入時(shí)鐘的頻率為l00mhz。按照實(shí)現(xiàn)非均勻采樣的基本原理，需要在cpld內(nèi)部實(shí)現(xiàn)產(chǎn)生一組不同采樣頻率的電路，實(shí)現(xiàn)方法為：（1）在cpld內(nèi)部實(shí)現(xiàn)多個(gè)計(jì)數(shù)器，這些計(jì)數(shù)器依次對(duì)100mhz的輸人時(shí)鐘進(jìn)行計(jì)數(shù)，當(dāng)計(jì)數(shù)器溢出后，就產(chǎn)生一個(gè)脈沖信號(hào)；（2）計(jì)數(shù)器的預(yù)設(shè)值是一組預(yù)先經(jīng)過(guò)選擇的確定數(shù)值。

　圖4 信號(hào)調(diào)理電路

　　cpld的工作過(guò)程為：上電后dsp初始化完成后給cpld一個(gè)啟動(dòng)信號(hào)，cpld收到啟動(dòng)信號(hào)后開(kāi)始計(jì)數(shù)，計(jì)數(shù)到66后發(fā)生溢出，然后輸出一個(gè)脈沖，同時(shí)啟動(dòng)下一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器計(jì)數(shù)到61后輸出一個(gè)脈沖到ad，這樣的計(jì)數(shù)器有十個(gè)或者更多，當(dāng)最后一個(gè)計(jì)數(shù)器溢出且輸出一個(gè)脈沖后同時(shí)啟動(dòng)第一個(gè)計(jì)數(shù)器，如此循環(huán)，這樣cpld就提供給ad一個(gè)小于1.5mhz的非均