合理選擇電路拓?fù)浣Y(jié)構(gòu)，反復(fù)優(yōu)化器件尺寸，深入考慮加工工藝、工作環(huán)境和各種因素，精，心設(shè)計(jì)物理版圖。由于器件尺寸每調(diào)整一次，均要重新繪制版圖，重新提取元器件參數(shù)，并重做一次后仿真，因此一次模擬集成電路設(shè)計(jì)是一項(xiàng)非常復(fù)雜、艱巨而費(fèi)時(shí)的工作。雖然近幾年模擬集成電路設(shè)計(jì)工具已有很大發(fā)展，但與數(shù)字集成電路設(shè)計(jì)工具相比，目前模擬集成電路設(shè)計(jì)工具的自動(dòng)化水平還不夠高，設(shè)計(jì)中許多決策、判斷與選擇主要還是依賴于人；同時(shí)，設(shè)計(jì)中還會(huì)遇到許多很復(fù)雜、很困難的性能指標(biāo)需要折中處理，而設(shè)計(jì)者處理這類問題時(shí)通常還是靠長(zhǎng)期積累的設(shè)計(jì)經(jīng)驗(yàn)，因此設(shè)計(jì)者必須具有廣博的微電子電路知識(shí)、豐富的實(shí)踐經(jīng)驗(yàn)和勇于創(chuàng)新的精神才能勝任此項(xiàng)工作。DS1235Y  

  1.4.3  以SoC為核心的電子系統(tǒng)設(shè)計(jì)流程

     1) SoC的定義
    SoC（片上系統(tǒng)）有多種不同的定義。一般來說，SoC是一種處理器級(jí)JC，含有一個(gè)或

數(shù)個(gè)嵌入式計(jì)算引擎（微處理器，微控制器或數(shù)字信號(hào)處理器）；采用超深亞微米工藝技術(shù)；

主要采用第三方的IP核進(jìn)行設(shè)計(jì)；內(nèi)置嵌入式存儲(chǔ)器和可編程邏輯器：具備外部對(duì)芯片進(jìn)

行編程的功能；具有完整系統(tǒng)所必備的全部或大部分外謾。在某些場(chǎng)合，它還包括模擬前端，

在同一芯片上集成有模擬和數(shù)字部件。所以，SoC系統(tǒng)相當(dāng)復(fù)雜。

    以SoC為核心的電子系統(tǒng)設(shè)計(jì)流程圖如圖1.4所示。該流程圖分為三部分，左右兩部分

為軟/硬件模塊設(shè)計(jì)流程，中間部分為系統(tǒng)集成設(shè)計(jì)的流程。這是一種軟/硬件協(xié)同設(shè)計(jì)的流程。

圖1.4  以SoC為核心的電子系統(tǒng)設(shè)計(jì)流程圖

2) SoC系統(tǒng)設(shè)計(jì)方法

為了提高芯片的設(shè)計(jì)效率，縮短設(shè)計(jì)周期，系統(tǒng)設(shè)計(jì)需要新的設(shè)計(jì)理論體系和設(shè)計(jì)方法，

以克服傳統(tǒng)設(shè)計(jì)方法中前端設(shè)計(jì)和后端設(shè)計(jì)相互分離的弊病。這一新的設(shè)計(jì)理論和設(shè)計(jì)方法

是以軟/硬件協(xié)同設(shè)計(jì)理論、IP核生成，以及復(fù)用技術(shù)、可測(cè)性設(shè)計(jì)技術(shù)和超深亞微米工藝

技術(shù)等為支撐的。DS1242Y-120   

    (1)軟/硬件協(xié)同設(shè)計(jì)理論

    面向SoC的軟/硬件協(xié)同設(shè)計(jì)理論是指從給定的系統(tǒng)任務(wù)描述出發(fā)，通過有效分析系統(tǒng)

任務(wù)和所需資源，采用一系列變換方法并遵循特定準(zhǔn)則自動(dòng)生成符合系統(tǒng)功能要求、符合代

價(jià)約束的軟件和硬件架構(gòu)。這一理論體系包括系統(tǒng)設(shè)計(jì)描述、軟/硬件劃分、軟/硬件協(xié)同設(shè)

計(jì)、軟/硬件協(xié)同驗(yàn)證等內(nèi)容。其中，系統(tǒng)設(shè)計(jì)描述語言是這一理論體系研究的核心問題之一。

    (2) IP核生成及復(fù)用技術(shù)

    IP核實(shí)際上是一個(gè)經(jīng)過驗(yàn)證的IC設(shè)計(jì)。lP核有三種不同的表現(xiàn)形式：軟核、固核和硬核。

    軟核用HDL方式提交，其性能通過時(shí)序模擬驗(yàn)證進(jìn)行驗(yàn)證。由于軟核不依賴于任何實(shí)

現(xiàn)工藝和實(shí)現(xiàn)技術(shù)，具有很大的靈活性。

    硬核以IC版圖的形式提交，并經(jīng)過實(shí)際工藝流片驗(yàn)證。硬核強(qiáng)烈地依賴于某一個(gè)特定

的實(shí)現(xiàn)工藝，而且在具體的物理尺寸、物理形態(tài)及性能上具有不可更改性。

    固核由軟核發(fā)展而來，以電路網(wǎng)表的形式提交，通常還要經(jīng)過硬件驗(yàn)證或硬件仿真器驗(yàn)

證。由于固核的時(shí)序特性是經(jīng)過嚴(yán)椿檢驗(yàn)的，設(shè)計(jì)者只要保證在布局布線過程中電路關(guān)鍵路

徑的分布參數(shù)不會(huì)引起時(shí)序混亂，就可以成功實(shí)現(xiàn)芯片的設(shè)計(jì)。固核的缺點(diǎn)在于固核仍對(duì)應(yīng)

于某個(gè)特定的實(shí)現(xiàn)工藝，限制了固核的使用范圍。
    如果采用硬核，則需要權(quán)衡設(shè)計(jì)目標(biāo)和硬核已有的功能，否則，要么得為不需要的外設(shè)

支付費(fèi)用，要么得用功能很強(qiáng)大的外設(shè)完成特定的工作。若采用可配置硬核，則配置硬核的

外設(shè)功能是在系統(tǒng)啟動(dòng)時(shí)，通過對(duì)寄存器的設(shè)置來完成的，這稱為運(yùn)行可配置性。這種方法

仍然會(huì)浪費(fèi)許多硬件資源和資金。另外，有時(shí)硬核無法提供設(shè)計(jì)所需的所有功能。

    而采用軟核，設(shè)計(jì)者可以根據(jù)需求購(gòu)買和付費(fèi)，不必為不使用的功能付費(fèi)，從而節(jié)省金

錢和硬件資源。另一方面，軟核的可配置性在編譯時(shí)可以很容易地進(jìn)行修改和變更，從而可

大大縮短SoC的設(shè)計(jì)周期。

    IP核復(fù)用涉及各個(gè)方面，如法律和商業(yè)方面的問題，lP核標(biāo)準(zhǔn)、設(shè)計(jì)和程序、測(cè)試策

略、設(shè)計(jì)的存儲(chǔ)和檢索以及設(shè)計(jì)方法等。如果購(gòu)買第三方的IP核，則必須充分了解總成本

和IP核的實(shí)際可用性。IP核廠商提供了從處理簡(jiǎn)單功能到整個(gè)微處理器的大量不同種類的

元件，如加法器、乘法器、解碼器、先進(jìn)先出( FIFO)、數(shù)字信號(hào)處理器、控制器、處理器

以及協(xié)議處理囂。然而，面向SoC的IP核復(fù)用絕不是元件的簡(jiǎn)單堆砌，在使用過程中不但

要考慮它們的功能，更要使它們?nèi)谌胄酒�。系統(tǒng)設(shè)計(jì)者在選擇IP核時(shí)，不僅要考慮lP核的

功能，它在設(shè)計(jì)中的信號(hào)完整性、功率耗散、電磁輻射和可制造性，而且還要考慮它作為系

統(tǒng)整體部件時(shí)是如何工作的，并設(shè)計(jì)內(nèi)部總線結(jié)構(gòu)把所選的外設(shè)及其接口或其他定制的外設(shè)

膠合在一起。

    IP核復(fù)用也存在風(fēng)險(xiǎn)，可能導(dǎo)致IP核復(fù)用失敗。例如，所涉及IP核本可工作在400MHz，

然而嵌入SoC后卻只能達(dá)到250MHz或300MHz，由于達(dá)不到設(shè)計(jì)指標(biāo)而導(dǎo)致失敗。