隨著FPGA設(shè)計(jì)復(fù)雜性不斷增加，并且先進(jìn)的生產(chǎn)工藝不斷引入新的設(shè)計(jì)，今天的FPGA完全能夠支持高性能大批量產(chǎn)品的設(shè)計(jì)。同時(shí)，設(shè)計(jì)領(lǐng)域也在融合，許多設(shè)計(jì)團(tuán)隊(duì)需要滿足所有設(shè)計(jì)實(shí)現(xiàn)選擇的綜合解決方案。通過一個(gè)集成環(huán)境完成邏輯、嵌入式和DSP應(yīng)用設(shè)計(jì)可以提高生產(chǎn)力，并通過片上系統(tǒng)(SoC) FPGA促進(jìn)真正的系統(tǒng)級(jí)設(shè)計(jì)。前不久，Xilinx
公司對(duì)750個(gè)客戶進(jìn)行了訪問，從客戶反饋回來的意見，在原ISE版本的基礎(chǔ)上，在ISEDesign Suite 10.1版本中增加7如下新的功能。
    第一，為提高設(shè)計(jì)特性，增加了滿足時(shí)序預(yù)算功能，加快了設(shè)計(jì)周期的時(shí)間（每天可以反復(fù)多次“times-per-day”）。這是因?yàn)樵贗SE Design Suite 10.1新版本中采用了SmartXplorer技術(shù)，SmartXplorer技術(shù)支持在多臺(tái)Linux主機(jī)上進(jìn)行分布式處理，可在一天時(shí)間里完成更多次實(shí)施過程，而目前的工具只能使用兩次。通過利用分布式處理和多種實(shí)施策略，性能可以提升多達(dá)38%。SmartXplorer技術(shù)同時(shí)還為用戶利用獨(dú)立的時(shí)序報(bào)告監(jiān)控每個(gè)運(yùn)行實(shí)例提供相應(yīng)的工具，ISE Design Suite 10.1版以比平均運(yùn)行速度快兩倍的特性極大地加快了設(shè)計(jì)實(shí)施速度。因此設(shè)計(jì)人員可以在一天時(shí)間里完成多次反復(fù)設(shè)計(jì)。
    第二，能更好地支持功率分析和優(yōu)化。隨著工藝幾何尺寸的不斷縮小，滿足功率預(yù)算是FPGA設(shè)計(jì)人員面臨的一項(xiàng)越來越大的挑戰(zhàn)，ISE Design Suite 10.1為用戶提供了在設(shè)計(jì)過程
第三，首次在ISE Design Suite 10.1版本中實(shí)現(xiàn)了同時(shí)支持邏輯、嵌入式和DSP設(shè)計(jì)的全面設(shè)計(jì)環(huán)境。統(tǒng)一的互操作性保證了用戶可以在ISE Design Suite 10.1中容易地增添System Generator模塊，嵌入式開發(fā)套件(EDK)和System Generator for DSP技術(shù)之間不同工具的集成得到進(jìn)一步增強(qiáng)，從而能夠?yàn)橥瑫r(shí)涉及嵌入式和信號(hào)處理的更復(fù)雜FPGA SoC設(shè)計(jì)提供支持。
    ISE Design Suite 10.1還能與PlanAhead設(shè)計(jì)分析工具所提供的強(qiáng)大功能配合使用。PlanAhead能夠提高綜合和布局布線之間的流程效率，利用可視化關(guān)鍵路徑和布局規(guī)模視圖，設(shè)計(jì)人員可以提高性能。這樣可以大大減少設(shè)計(jì)反復(fù)的時(shí)間。這一方法允許設(shè)計(jì)人員將較大規(guī)模的設(shè)計(jì)分割為更小更易于處理的模塊，并集中精力優(yōu)化每一模塊，從而提高整個(gè)設(shè)計(jì)的性能和質(zhì)量。與此同時(shí)，Xilinx還與EDA供應(yīng)商Mentor合作，推出了目前業(yè)界首個(gè)IEEE IP加密硬IP模型，不僅使運(yùn)行時(shí)間縮短了一倍以上，而且還提高了RTL仿真運(yùn)行時(shí)間和具有更優(yōu)化的驗(yàn)證能力。  AT24C128PC

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