本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。

    FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導(dǎo)日后的設(shè)計工作，將取得事半功倍的效果！

    乒乓操作
          
    “乒乓操作”是一個常常應(yīng)用于數(shù)據(jù)流控制的處理技巧，典型的乒乓操作方法如圖1所示。

    乒乓操作的處理流程為：輸入數(shù)據(jù)流通過“輸入數(shù)據(jù)選擇單元”將數(shù)據(jù)流等時分配到兩個數(shù)據(jù)緩沖區(qū)，數(shù)據(jù)緩沖模塊可以為任何存儲模塊，比較常用的存儲單元為雙口RAM(DPRAM)、單口RAM(SPRAM)、FIFO等。在第一個緩沖周期，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”；在第2個緩沖周期，通過“輸入數(shù)據(jù)選擇單元”的切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊2”，同時將“數(shù)據(jù)緩沖模塊1”緩存的第1個周期數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”的選擇，送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算處理；在第3個緩沖周期通過“輸入數(shù)據(jù)選擇單元”的再次切換，將輸入的數(shù)據(jù)流緩存到“數(shù)據(jù)緩沖模塊1”，同時將“數(shù)據(jù)緩沖模塊2”緩存的第2個周期的數(shù)據(jù)通過“輸入數(shù)據(jù)選擇單元”切換，送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算處理。如此循環(huán)。

    乒乓操作的最大特點是通過“輸入數(shù)據(jù)選擇單元”和“輸出數(shù)據(jù)選擇單元”按節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)流沒有停頓地送到“數(shù)據(jù)流運算處理模塊”進(jìn)行運算與處理。把乒乓操作模塊當(dāng)做一個整體，站在這個模塊的兩端看數(shù)據(jù)，輸入數(shù)據(jù)流和輸出數(shù)據(jù)流都是連續(xù)不斷的，沒有任何停頓，因此非常適合對數(shù)據(jù)流進(jìn)行流水線式處理。所以乒乓操作常常應(yīng)用于流水線式算法，完成數(shù)據(jù)的無縫緩沖與處理。

    乒乓操作的第二個優(yōu)點是可以節(jié)約緩沖區(qū)空間。比如在WCDMA基帶應(yīng)用中，1個幀是由15個時隙組成的，有時需要將1整幀的數(shù)據(jù)延時一個時隙后處理，比較直接的辦法是將這幀數(shù)據(jù)緩存起來，然后延時1個時隙進(jìn)行處理。這時緩沖區(qū)的長度是1整幀數(shù)據(jù)長，假設(shè)數(shù)據(jù)速率是3.84Mbps，1幀長10ms，則此時需要緩沖區(qū)長度是38400位。如果采用乒乓操作，只需定義兩個能緩沖1個時隙數(shù)據(jù)的RAM(單口RAM即可)。當(dāng)向一塊RAM寫數(shù)據(jù)的時候，從另一塊RAM讀數(shù)據(jù)，然后送到處理單元處理，此時每塊RAM的容量僅需2560位即可，2塊RAM加起來也只有5120位的容量。

    另外，巧妙運用乒乓操作還可以達(dá)到用低速模塊處理高速數(shù)據(jù)流的效果。如圖2所示，數(shù)據(jù)緩沖模塊采用了雙口RAM，并在DPRAM后引入了一級數(shù)據(jù)預(yù)處理模塊，這個數(shù)據(jù)預(yù)處理可以根據(jù)需要的各種數(shù)據(jù)運算，比如在WCDMA設(shè)計中，對輸入數(shù)據(jù)流的解擴(kuò)、解擾、去旋轉(zhuǎn)等。假設(shè)端口A的輸入數(shù)據(jù)流的速率為100Mbps，乒乓操作的緩沖周期是10ms。以下分析各個節(jié)點端口的數(shù)據(jù)速率。
                
     A端口處輸入數(shù)據(jù)流速率為100Mbps，在第1個緩沖周期10ms內(nèi)，通過“輸入數(shù)據(jù)選擇單元”，從B1到達(dá)DPRAM1。B1的數(shù)據(jù)速率也是100Mbps，DPRAM1要在10ms內(nèi)寫入1Mb數(shù)據(jù)。同理，在第2個10ms，數(shù)據(jù)流被切換到DPRAM2，端口B2的數(shù)據(jù)速率也是100Mbps，DPRAM2在第2個10ms被寫入1Mb數(shù)據(jù)。在第3個10ms，數(shù)據(jù)流又切換到DPRAM1，DPRAM1被寫入1Mb數(shù)據(jù)。

    仔細(xì)分析就會發(fā)現(xiàn)到第3個緩沖周期時，留給DPRAM1讀取數(shù)據(jù)并送到“數(shù)據(jù)預(yù)處理模塊1”的時間一共是20ms。有的工程師困惑于DPRAM1的讀數(shù)時間為什么是20ms，這個時間是這樣得來的：首先，在在第2個緩沖周期向DPRAM2寫數(shù)據(jù)的10ms內(nèi)，DPRAM1可以進(jìn)行讀操作；另外，在第1個緩沖周期的第5ms起(絕對時間為5ms時刻)，DPRAM1就可以一邊向500K以后的地址寫數(shù)據(jù)，一邊從地址0讀數(shù)，到達(dá)10ms時，DPRAM1剛好寫完了1Mb數(shù)據(jù)，并且讀了500K數(shù)據(jù)，這個緩沖時間內(nèi)DPRAM1讀了5ms；在第3個緩沖周期的第5ms起(絕對時間為35ms時刻)，同理可以一邊向500K以后的地址寫數(shù)據(jù)一邊從地址0讀數(shù)，又讀取了5個ms，所以截止DPRAM1第一個周期存入的數(shù)據(jù)被完全覆蓋以前，DPRAM1最多可以讀取20ms時間，而所需讀取的數(shù)據(jù)為1Mb，所以端口C1的數(shù)據(jù)速率為：1Mb/20ms=50Mbps。因此，“數(shù)據(jù)預(yù)處理模塊1”的最低數(shù)據(jù)