在理想情況下，PMOS和NMOS器件在穩(wěn)態(tài)工作狀況下不會(huì)同時(shí)導(dǎo)通，因此，1IK為0。但在CMOS電路中，總是存茌有漏電流。靜態(tài)功耗主要是由漏電流引起的，漏電流的主要來源如圖1.5所示，包括以下幾種。SG7812AT-883B   

                            
    (1)亞閾值漏流(Sub-threshold Leakage，/SUB)：當(dāng)晶體管處于弱反型時(shí)，從漏極到源極的電流。
    (2)柵漏流(Gate Leakage，/CATE)：由于柵氧隧道效應(yīng)和熱載流子注入，直接從柵電極經(jīng)過柵氧化物到達(dá)襯底的電流。
    (3)柵致漏極漏流(Gate Induced Drain Leakage，/GIDL)：由于高的K，。在MOSFET的漏極形成高的場效應(yīng)，而導(dǎo)致的從晶體管漏極到襯底的電流。
    (4)反偏結(jié)漏流(Reverse Bias Junction Leakage，/REV)：耗盡層中由于少子的漂移以及電子／空穴對(duì)的產(chǎn)生而引起的電流。
    當(dāng)電路工藝進(jìn)入深亞微米和納米階段后，漏電流帶來的靜態(tài)功耗也成為集成電路的功耗組成的主要部分。

    減少電源電壓是降低動(dòng)態(tài)功耗的最有效的方法。隨著半導(dǎo)體工藝的按比例縮小( Scale)，電源電壓VDD己經(jīng)從（低功耗器件）逐步降低。VDD的降低將導(dǎo)致低的晶體管開電流或者驅(qū)動(dòng)電流/DS，從而陣低電路的速度。如果忽略90nm以下器件中的速度飽和效應(yīng)以及其他二階效應(yīng)。

   在90nm以上的工藝中，漏流引起的靜態(tài)功耗要遠(yuǎn)遠(yuǎn)小于動(dòng)態(tài)功耗，所以在這些工藝中采用此方法比較理想。但是隨著工藝節(jié)點(diǎn)( node)進(jìn)入90nm及65nm，靜態(tài)功耗會(huì)增大到與動(dòng)態(tài)功耗相當(dāng)?shù)牡夭�，需要平衡�?dòng)態(tài)功耗、靜態(tài)功耗及性能之間的矛盾。