基于DSP和ADS8364的高速數(shù)據(jù)采集處理系統(tǒng)
發(fā)布時間:2008/6/3 0:00:00 訪問次數(shù):531
    
    
    來源:控制工程網(wǎng) 作者:魏懷璽 李兵等隨著現(xiàn)代科學技術(shù)的發(fā)展和計算機技術(shù)的普及,高速數(shù)據(jù)采集系統(tǒng)已應(yīng)用于越來越多的場合,如通信、雷達、生物醫(yī)學、機器人、語音和圖像處理等領(lǐng)域。本文介紹的數(shù)據(jù)采集處理系統(tǒng)采用cpld控制ads8364完成數(shù)據(jù)的a/d轉(zhuǎn)換,轉(zhuǎn)換后的數(shù)據(jù)預(yù)先存儲到fifo中,再經(jīng)dsp進行前端的數(shù)字信號處理后,通過usb總線傳給上位機,并在上位機上進行存儲、顯示和分析等。該系統(tǒng)完全可以滿足信號采集處理對高精度及實時性的要求。
    
    1 系統(tǒng)原理
    
    數(shù)據(jù)采集處理系統(tǒng)主要由前端信號調(diào)理電路、adc芯片ads8364、cpld芯片epm3128a、dsp芯片tms320f2812、usb芯片cy7c68013及其外圍電路組成。系統(tǒng)原理框圖如圖l所示。
    
    
    
    系統(tǒng)主要完成的任務(wù)為:dsp接收上位機通過usb總線發(fā)送的命令,完成系統(tǒng)工作參數(shù)的設(shè)置,并通過模擬地址/數(shù)據(jù)總線與cpld進行通信,向cpld發(fā)送控制命令;對外部的多路模擬量輸入進行信號調(diào)理,在cpld控制下進行單通道或多通道a/d轉(zhuǎn)換,將采集到的數(shù)據(jù)存儲在一片fifo芯片中;當fifo中存儲的數(shù)據(jù)半滿時,對dsp產(chǎn)生一個中斷信號,dsp收到此中斷信號
    
    
    
     后,取出fifo中的部分數(shù)據(jù),進行前端數(shù)字信號處理,將處理完畢的數(shù)據(jù)通過usb總線傳給上位機;上位機實現(xiàn)各種圖形界面操作和后端信號處理,對所采集的信號進行分析。系統(tǒng)可對輸入的多路模擬信號進行同步采樣,這就使得采集到的數(shù)據(jù)不僅含有模擬信號的幅度特性,同時還保持不同模擬信號之間的相位差異;采樣頻率可以預(yù)置,以適應(yīng)不同速率的采樣要求。
    
    2 系統(tǒng)硬件
    
    系統(tǒng)硬件包括信號調(diào)理模塊、a/d轉(zhuǎn)換模塊、dsp處理器模塊、cpld邏輯控制模塊以及usb通信模塊。
    
    2.1 信號調(diào)理模塊的設(shè)計
    
    外部的多路模擬量輸入信號往往是微弱的傳感器信號,信號的幅值較小,為了方便且不失一般性,假定其幅值范圍為o~25mv。ads8364待轉(zhuǎn)換的模擬輸入電壓范圍應(yīng)保持在agnd-0.3v和avdd+o.3v之間。這里選用低功率變增益儀表放大器inal29對模擬量輸入信號進行調(diào)理放大,將其放大為0~5v之間。
    
    inal29是burr-browm公司的一種小功率通用儀表放大器,具有優(yōu)異的精度和很寬的帶寬,在增益高達100時,帶寬達200khz。它可用單一外部電阻器調(diào)節(jié)其增益,調(diào)節(jié)范圍為l~10000,其放大倍數(shù)計算公式為:
    
    
    
    從而使放大輸出電壓在o~5v之間。信號調(diào)理模塊原理圖如圖2所示。
    
    
    
    2.2 a/d轉(zhuǎn)換模塊的設(shè)計
    
    該模塊采用了ti公司的高速、低功耗、六通道同步采樣模/教轉(zhuǎn)換器ads8364,它采用+5v工作電壓,其6個模擬輸入通道分為三組(a,b和c),每組都有一個adcs保持信號(holda,holdb和holdc),用來啟動各組的aid轉(zhuǎn)換,6個通道可以進行同步并行采樣和轉(zhuǎn)換。ads8364采用具有80db共模抑制能力的全差分輸入通道,將其refin和refout引腳接到一起,為差分電路提供2.5v的參考電壓。這里模擬量采用單端輸入,將-in端接共模電壓2.5v,+in端接前端信號調(diào)理模塊的輸出。
    
    ads8364的時鐘信號由外部提供,最高頻率為5mhz,對應(yīng)的采樣頻率是250khz。這里由cpld提供時鐘信號,主要是考慮到cpld可以靈活地改變時鐘頻率,進而改變系統(tǒng)的采樣頻率。a/d轉(zhuǎn)換完成后產(chǎn)生轉(zhuǎn)換結(jié)束信號eoc。將ads8364的。byte引腳接低電平,使轉(zhuǎn)換結(jié)果以16位的方式輸出。地址/模式信號(a0,al,a2)決定ads8364的數(shù)據(jù)讀取方式,可以選擇的方式包括單通道、周期或fifo模式。將add引腳置為高電平,使得讀出的數(shù)據(jù)中包含轉(zhuǎn)換通道信息?紤]到數(shù)據(jù)采集處理系統(tǒng)的采樣頻率一般
    
    
    來源:控制工程網(wǎng) 作者:魏懷璽 李兵等隨著現(xiàn)代科學技術(shù)的發(fā)展和計算機技術(shù)的普及,高速數(shù)據(jù)采集系統(tǒng)已應(yīng)用于越來越多的場合,如通信、雷達、生物醫(yī)學、機器人、語音和圖像處理等領(lǐng)域。本文介紹的數(shù)據(jù)采集處理系統(tǒng)采用cpld控制ads8364完成數(shù)據(jù)的a/d轉(zhuǎn)換,轉(zhuǎn)換后的數(shù)據(jù)預(yù)先存儲到fifo中,再經(jīng)dsp進行前端的數(shù)字信號處理后,通過usb總線傳給上位機,并在上位機上進行存儲、顯示和分析等。該系統(tǒng)完全可以滿足信號采集處理對高精度及實時性的要求。
    
    1 系統(tǒng)原理
    
    數(shù)據(jù)采集處理系統(tǒng)主要由前端信號調(diào)理電路、adc芯片ads8364、cpld芯片epm3128a、dsp芯片tms320f2812、usb芯片cy7c68013及其外圍電路組成。系統(tǒng)原理框圖如圖l所示。
    
    
    
    系統(tǒng)主要完成的任務(wù)為:dsp接收上位機通過usb總線發(fā)送的命令,完成系統(tǒng)工作參數(shù)的設(shè)置,并通過模擬地址/數(shù)據(jù)總線與cpld進行通信,向cpld發(fā)送控制命令;對外部的多路模擬量輸入進行信號調(diào)理,在cpld控制下進行單通道或多通道a/d轉(zhuǎn)換,將采集到的數(shù)據(jù)存儲在一片fifo芯片中;當fifo中存儲的數(shù)據(jù)半滿時,對dsp產(chǎn)生一個中斷信號,dsp收到此中斷信號
    
    
    
     后,取出fifo中的部分數(shù)據(jù),進行前端數(shù)字信號處理,將處理完畢的數(shù)據(jù)通過usb總線傳給上位機;上位機實現(xiàn)各種圖形界面操作和后端信號處理,對所采集的信號進行分析。系統(tǒng)可對輸入的多路模擬信號進行同步采樣,這就使得采集到的數(shù)據(jù)不僅含有模擬信號的幅度特性,同時還保持不同模擬信號之間的相位差異;采樣頻率可以預(yù)置,以適應(yīng)不同速率的采樣要求。
    
    2 系統(tǒng)硬件
    
    系統(tǒng)硬件包括信號調(diào)理模塊、a/d轉(zhuǎn)換模塊、dsp處理器模塊、cpld邏輯控制模塊以及usb通信模塊。
    
    2.1 信號調(diào)理模塊的設(shè)計
    
    外部的多路模擬量輸入信號往往是微弱的傳感器信號,信號的幅值較小,為了方便且不失一般性,假定其幅值范圍為o~25mv。ads8364待轉(zhuǎn)換的模擬輸入電壓范圍應(yīng)保持在agnd-0.3v和avdd+o.3v之間。這里選用低功率變增益儀表放大器inal29對模擬量輸入信號進行調(diào)理放大,將其放大為0~5v之間。
    
    inal29是burr-browm公司的一種小功率通用儀表放大器,具有優(yōu)異的精度和很寬的帶寬,在增益高達100時,帶寬達200khz。它可用單一外部電阻器調(diào)節(jié)其增益,調(diào)節(jié)范圍為l~10000,其放大倍數(shù)計算公式為:
    
    
    
    從而使放大輸出電壓在o~5v之間。信號調(diào)理模塊原理圖如圖2所示。
    
    
    
    2.2 a/d轉(zhuǎn)換模塊的設(shè)計
    
    該模塊采用了ti公司的高速、低功耗、六通道同步采樣模/教轉(zhuǎn)換器ads8364,它采用+5v工作電壓,其6個模擬輸入通道分為三組(a,b和c),每組都有一個adcs保持信號(holda,holdb和holdc),用來啟動各組的aid轉(zhuǎn)換,6個通道可以進行同步并行采樣和轉(zhuǎn)換。ads8364采用具有80db共模抑制能力的全差分輸入通道,將其refin和refout引腳接到一起,為差分電路提供2.5v的參考電壓。這里模擬量采用單端輸入,將-in端接共模電壓2.5v,+in端接前端信號調(diào)理模塊的輸出。
    
    ads8364的時鐘信號由外部提供,最高頻率為5mhz,對應(yīng)的采樣頻率是250khz。這里由cpld提供時鐘信號,主要是考慮到cpld可以靈活地改變時鐘頻率,進而改變系統(tǒng)的采樣頻率。a/d轉(zhuǎn)換完成后產(chǎn)生轉(zhuǎn)換結(jié)束信號eoc。將ads8364的。byte引腳接低電平,使轉(zhuǎn)換結(jié)果以16位的方式輸出。地址/模式信號(a0,al,a2)決定ads8364的數(shù)據(jù)讀取方式,可以選擇的方式包括單通道、周期或fifo模式。將add引腳置為高電平,使得讀出的數(shù)據(jù)中包含轉(zhuǎn)換通道信息。考慮到數(shù)據(jù)采集處理系統(tǒng)的采樣頻率一般
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