邏輯電路兩形式，組合邏輯、時邏輯，
    組合邏輯出取入，所處狀態(tài)無關(guān)系。
    算術(shù)運算加法器，半加、全加要熟悉，
    半加沒有低位進，全加兩半組成的。
    按照邏輯功能的不同特點，數(shù)字電路一般分組合邏輯電路與時序邏輯電路兩大類。AT24C01BN-SH-B組合邏輯電路是一種重要的數(shù)字邏輯電路，它在任意時刻的輸出信號只取決于同一時刻該電路的輸入信號，而與電路原來所處的狀態(tài)無關(guān)。常見的組合邏輯電路，包括加法器、比較器、編碼器、譯碼器等。在結(jié)構(gòu)上，組合電路只由邏輯門組成，不含任何形式的反饋通路，電路中沒有記憶單元，電路沒有記憶功能，輸入、輸出信號之間屬于即時性的直接控制關(guān)系。
    算術(shù)運算是計算機處理數(shù)據(jù)的基本萬法之一，計算機進行的各種算術(shù)運算（加、減、乘、除等）均要轉(zhuǎn)化為加法運算，所以加法器是計算機中央處理器( CPU)算術(shù)、邏輯運算單元(ALU)的最基本組成部分。

            
    (1)半加器。若不考慮低位來的進位，只考慮個位兩個數(shù)相加的運算電路稱為半加器。它有兩個輸入端（A和B）、兩個輸出端(本位和S、進位C)。半加器的邏輯圖如圖4-16 (a)所示，邏輯符號如圖4-16 (b)所示。
    (2)全加器�？紤]了由低位來的進位，在完成本位數(shù)A。與B。的相加后，還要和低位來的進位C。一，相加，這樣的運算電路稱為全加器。全加器的邏輯圖如圖4-17 (a)所示，邏輯符號如圖4—17 (b)所示。通過對全加器與半加器邏輯圖的比較分析，可知全加器可以由兩個半加器實現(xiàn)。