①在Max+ plusⅡ10.2軟件中新建原理圖文件，輸入自XDM8107AAR11己設(shè)計的原理圖，編譯，仿真，鎖定管腳并下載到目標(biāo)芯片。

    ②對于實(shí)驗(yàn)內(nèi)容1、2，將信號源模塊第一全局時鐘GCLK1跳線器接需要的計數(shù)頻率（最低位計數(shù)頻率），第二全局時鐘GCLK2跳線器接32768 Hz，觀察數(shù)碼管SMl-SM8是否按要求顯示計數(shù)結(jié)果，特別是進(jìn)位時的情況。

    ③總結(jié)同步計數(shù)器與異步計數(shù)器的區(qū)別。

    5.3.3 MAX+plusⅡ?qū)嶒?yàn)平臺上的數(shù)字電路實(shí)驗(yàn)—一實(shí)驗(yàn)2：基本組合邏輯電路的VHDL模型

    (1)實(shí)驗(yàn)?zāi)康?/span>

    ①掌握簡單的VHDL程序設(shè)計。

    ②掌握用VHDL對基本組合邏輯電路的建模。

    (2)實(shí)驗(yàn)內(nèi)容

    分別設(shè)計并實(shí)現(xiàn)緩沖器、選擇器、譯碼器、編碼器，移位器。

    (3)實(shí)驗(yàn)儀器

    ZY11EDA13BE型實(shí)驗(yàn)箱通用編程模塊，配置模塊，開關(guān)按鍵模塊，LED顯示模塊。

    (4)實(shí)驗(yàn)原理

    三態(tài)緩沖器

    三態(tài)緩沖器( Tri-state Buffer)的作用是轉(zhuǎn)換數(shù)據(jù)、增強(qiáng)驅(qū)動能力以及把功能模塊與總線相連接。在使用總線互連方式時，與總線通信的器件通常要通過三態(tài)緩沖器與總線相連。如果緩沖器的使能端en為1，則緩沖器的輸入端inl的信號值被復(fù)制到輸出端；如果緩沖器的使能端en為其他數(shù)值，則緩沖器的輸出端為高阻態(tài)。三態(tài)緩沖器的輸出端可以用線與的方式和其他緩沖器的輸出端接在一起。三態(tài)緩沖器的VHDL源代碼模型如下（見圖5.82）：