MAX+PLUSⅡ是一套進(jìn)行FPGA／CPLD設(shè)計(jì)的高級設(shè)計(jì)軟件，它基于‘Windows操作系統(tǒng)，XC1765DSC支持多種模塊設(shè)計(jì)輸入方式，如原理圖、AHDL、VHDL、Verilog語言等。支持邏輯功能仿真、器件時(shí)序仿真及邏輯綜合，是一種先進(jìn)的FPGA／CPLD設(shè)計(jì)系統(tǒng)。

   1．原理圖編程的基本步驟

   打開軟件一進(jìn)入原理圖／文本編輯狀態(tài)一繪制原理圖／輸入VHDL程序一選擇目標(biāo)器件一鎖定引腳（如不下載，此步可略）一保存（．gdf或．vhd格式）一設(shè)定為當(dāng)前文件一編譯一仿真測試（此步可略）一下載一實(shí)物測試。

   2．原理圖編程的注意事項(xiàng)

   ①輸入的原理圖的輸入／輸出端必須加榆入／輸出標(biāo)志。

   ②所有輸入／輸出端必須命名不同的名稱。

   ③原理圖內(nèi)部接高、低電平分別接V、GND。

   ④導(dǎo)線命名，相同名字的導(dǎo)線是相連的。

   ⑤導(dǎo)線不要懸空，不要有斷頭，不要跨越器件，不要和器件虛線框重合，器件不要交疊。

   ⑥凡要下載的電路圖或程序必須鎖定到不同的引腳上。

   ⑦對FPGA系列器件，下載．sof文件；對CPLD系列器件，下載．pof文件。

   ⑧保存文件時(shí)，不能用中文名字保存，也不能保存在中文文件夾下。

   3．仿真步驟

   ①先建立一個(gè)波形編輯文件，進(jìn)入波形編輯窗口。

   ②鼠標(biāo)指到波形編輯窗口左邊區(qū)域，按左鍵，再按右鍵，出現(xiàn)窗口，選中最下一行的內(nèi)容。

   ③點(diǎn)擊上面的“I。ist”按鈕，把仿真用的引腳全部調(diào)出來。

   ④設(shè)定仿真參數(shù)，如柵格尺寸、仿真結(jié)束時(shí)間和屏幕顯示時(shí)間范圍等。

   ⑤給所有的輸入端加上輸入信號波形。

   ⑥將輸入編輯文件以后綴為．scf的形式保存。

   ⑦執(zhí)行仿真命令進(jìn)行仿真。

   4．鎖定引腳，下載測試

   ①下載之前必須選擇好器件。

   ②將輸入／輸出鎖定到器件的I/O引腳上。

   ③鎖定引腳方法：將輸入脈沖鎖定到IN腳上，系統(tǒng)的清零端鎖定到特定引腳上：3腳(EPF10K10)、1腳(EPM7128S)，輸入／輸幽信號鎖定到I/O腳上。

   ④下載。下載后在系統(tǒng)上進(jìn)行硬件測試。